warning : clock skew > data delay

我的程序用 quartus编译后， 在timing report中出现了 一个warning：
clock skew > data delay
可是我用nc_verilog 做 前后仿结果都是正确的！
感觉并不影响我的仿真结果?
那么这个warning 会对我的程序的影响体现在什么方面
我该如何来消除这个warning 。

warning : clock skew > data delay
个人认为很有可能会出问题，主要是你的clock不在时钟树上。

warning : clock skew > data delay
可能是和路径有关　
呵呵　　班门弄斧了

这个warning比较关键,我建议你重新检查你用到的时钟...很可能你使用了门生时钟.

生成门控时钟会出现这个问题，很普遍的一个现象：用程序代码而不是dll或者pll对时钟进行分频操作，往往会用到计数器，因此需要对计数初值使用复位信号进行设置。这时候分频得出的时钟信号应用到电路中去往往会产生clock skew > data delay。时钟频率较低时，这个完全可以不用考虑，但是频率很高的话，需要慎重

布线器/综合器对门控时钟很难处理，建议按手册中解决门控时钟的方法处理，再看warning有没有。

In the view of back end design, if we limit the clock skew, we may optimize this path.

回复 #1 huashi911 的帖子
it shall work if it passes STA, gate simulation with SDF annotation

很有可能是门控时钟，你应该检查自己的逻辑，如果有，就要加相关约束

回避门控时钟