请教各位大虾，Verilog HDL仿真的问题

模块1：
module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b)?1:0;
endmodule
模块2：
`timescale 1ns/1ns
`include "./compare.v"
module comparetest;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 $stop;
end
compare compare1(.equal(equal),.a(a),.b(b));
endmodule
在Max+plus II 环境下如何利用模块2来测试、仿真模块1，并得出波形来?

请教各位大虾，Verilog HDL仿真的问题
请各位大虾指点

请教各位大虾，Verilog HDL仿真的问题
在max+plus2里好象不行吧,测试模块的许多东东他不支持啊

请教各位大虾，Verilog HDL仿真的问题
用active HDL就可以了。

请教各位大虾，Verilog HDL仿真的问题
不可综合

请教各位大虾，Verilog HDL仿真的问题
我也遇到过啊
有什么好办法嘛?

请教各位大虾，Verilog HDL仿真的问题
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