请问DFT后仿真的问题？

请问DFT后仿真的问题?
顶层测试端口没置位吧

请问DFT后仿真的问题?
大小编你好，有问题想请教您，我说的“DC综合后仿真都没有问题，而加DFT后再仿真，出现很多不定态，并且不定态一直传播下去
同时也没有显示timing violation，到底是什么原因致使出现这种不定态的传播呢? “这个问题你说顶层测试端口没有置位，是不是说测试DFT的端口没有置位么? 同时请问就是复位后，所有的信号都有一小段时间是正常，然后便出现不定态X。内部的很多信号都是这样的，出现不定态?这是什么原因呢? 同时请问除了timing violation外，还有一些什么原因可以造成不定态的出现和传播呢?
DC综合后仿真都没有问题，而加DFT后再仿真，出现很多不定态，并且不定态一直传播下去
同时也没有显示timing violation，到底是什么原因致使出现这种不定态的传播呢?

请问DFT后仿真的问题?

My understanding of your DFT is mainly scan chain insertion so
I won't talk about Other DFT logics (such as PLL DFT, ram DFT).
Scan insertion introduce new inputs/outputs:
1. dedicated inputs/outputs: scan clock (if not shared), scan test enable
2. scan in and scan out, typically shared with normal input/output pins
you need to disable scan to simulate normal operation modes after DFT. If
you leave them floating, e.g. scan enable test, normal operation mode would
be corrupted.
After DFT, you must generate new timing files (SDF, SPEF ..) and re-run STA.
Hence another possibility is: the new SDF file with DFT is corrupted.

请问DFT后仿真的问题?
同时请问如果把scan_in,scan_out悬空应该没有问题吧?
别的扫描信号都置位拉！