请教：在FPGA综合过程中，为何该管脚出现如图错误？如何纠正？

上图是在Foundation3.1对Xinlix Sparten-XL系列产品中的XCS30XL进行综合时，出错的画面！
不知为何，总是如图显示U_CLK(Pin55)出错！
实际上该管脚是全局时钟PGCK3。但是文件中PGCK1用作PCI时钟，没有报错。为何这两个管脚类似的用法，综合时会有不同的结果?如何解决?
请各位DX指点！

请教：在FPGA综合过程中，为何该管脚出现如图错误?如何纠正?
在源设计里看看U_CLK信号是否被综合掉了。

请教：在FPGA综合过程中，为何该管脚出现如图错误?如何纠正?
当我在不影响使用暂时屏蔽掉U_CLK管脚，继续进行综合的时候。在MAP阶段，总是提示上图错误！
是在Foundation3.1中如何进行对其ucf文件的Placement constrains/CLB Placement for critical blocks进行修改?如何修改比较合适?

请教：在FPGA综合过程中，为何该管脚出现如图错误?如何纠正?
附件中是其相应的ucf文件。但是对其中有些部分，如：Placement Constrains for BARS、Define TBUF Constrains及Define PCI core timing constrains等没有看懂！不明白其语法及含义！应该说，该文件constrain中有些部分，是可以从Fondation3.1中的Constrain Editor查看的，但是这些部分从何而来?
请教各位DX，针对上述MAP过程中出现的问题，应该如何修改ucf相应部分?
抱歉，原想将文件文本上传，但由于不方便，因此先上传上述部分的图片资料。

请教：在FPGA综合过程中，为何该管脚出现如图错误?如何纠正?
抱歉，由于操作失误。这是该ucf文件中的Placement Conatrains for BARS部分。

请教：在FPGA综合过程中，为何该管脚出现如图错误?如何纠正?
抱歉，操作失误。这是该ucf文件中的Define TBUF Conatrains部分。