请教：为何我的设计中时钟输出不稳定？谢谢

请教：为何我的设计中时钟输出不稳定?谢谢
如果你用得是xilinx的器件，你的差分时钟要经过全局时钟差分管角，输出还需要反馈，示波器重叠，是因为时钟没有锁定阿。所以要反馈时钟，按他的数据手册上接。

请教：为何我的设计中时钟输出不稳定?谢谢
wangkun老兄说的问题我都注意到了，也是这样做的。反馈时钟是在向导中直接用1x输出做的内部反馈。所以很郁闷。

请教：为何我的设计中时钟输出不稳定?谢谢
那你的时钟频率是多少啊，你是用向导做的，还是用原理图，里面有根有个时钟周期的参数，设了吗?

请教：为何我的设计中时钟输出不稳定?谢谢
用向导做的，时钟周期的参数设定了

请教：为何我的设计中时钟输出不稳定?谢谢
可以在查一下Datasheet，看看DCM的输入、输出的时钟频率范围。