SDRAM 控制的刷新问题和锁相环问题

SDRAM 控制的刷新问题和锁相环问题
请问各位2个问题
1：我使用ALTERA 的EPF10K30AQC240-3 对现代的HY57V643220-512K进行控制，16毫秒内写SDRAM，下个16毫秒读SDRAM, 按HY57V643220资料上说，刷新周期是64ms, 那么是否在读写过程中无须发出刷新命令?
2：我的CLK为32M，没有使用锁相环，发现将CLK或者CS,RAS等控制信号加简单的缓冲器延时后，读写的结果会不同，我估计时钟，数据和其它SDRAM命令信号CAS,WE,RAS等不能准确同步，不知道此问题原因是何?是否不使用锁相环也可以实现SDRAM的正确读写。
如能回答，甚感谢，我的EMAIL: ppx520@163.net

SDRAM 控制的刷新问题和锁相环问题
1）一般而言，按照DRAM物理特性及规范，64mS内DRAM存储单元的电荷不会泻放而丢失数据，超过64mS则有可能造成数据丢失，因此在64mS内发送SDRAM行数个刷新命令，比如4096行就应该在64mS发送4096个刷新命令。
2）应该使用锁相环，否则可能引入CLK SKEW，这样发送的命令SDRAM接收才不会出错。