VHDL & Verilog HDL ？

VHDL & Verilog HDL ?
学Verilog HDL吧

VHDL & Verilog HDL ?
谢谢小编指点，不过你可以告诉我Verilog相比较VHDL的优势是什么吗?

VHDL & Verilog HDL ?
说技术上有多大优势都是没什么意义的，有些东西也不是技术决定的，大家都觉得VHDL没前途，它就没有前途了。

VHDL & Verilog HDL ?
那为什么推荐学Verilog呢?
说起来，我很早就知道Verilog比较受欢迎了，可是也许因为以前用过pascal和PLM，所以感觉VHDL也挺习惯的，也就一直没改。想来想去，既然那么多人改学Verilog，总该有什么优势吧，或者说在某一方面有优势?

VHDL & Verilog HDL ?
VHDL太陈腐了。Verilog2001标准刚推出来没两年，明年又要推出verilog2005标准了，现在草案都是第三稿了。再看看VHDL，一点发展动静都没有，怎么能跟得上时代的要求啊，怎么能做得了系统级概念设计、集成、仿真和验证啊

VHDL & Verilog HDL ?
这两种语言那种都没有很大的优势，因此学那一种都可以

VHDL & Verilog HDL ?
呵呵，greenpine，你的答复让我可以继续顽固使用VHDL了，不过哪天还真要好好学学Verilog，看别人的代码容易些。

VHDL & Verilog HDL ?
verilog适合算法级，rtl，逻辑级，门级，而vhdl适合特大型的系统级设计，，也就是在系统级抽象方面比verilog好，，，

VHDL & Verilog HDL ?
[转载]:
I know both languages equally well.When asked which one I prefer,I usually answer that I was asked the wrong question.The right question should be"Which one do I hate the least?"And the answer to that question is :"the one I'm not currently working with".

Verilog code 运行快，simulation performance 好，所以netlist都用verilog
VHDL package 比较好，但写得费事...

VHDL & Verilog HDL ?
这样有些说不过去，为什么modelsim编译后得到的都是VHDL文件?

VHDL & Verilog HDL ?
modelsim编译后得到的都是VHDL文件?
我怎么觉得应该是二进制文件。

VHDL & Verilog HDL ?
ModelSim编译过后，会建立很多子目录，每个目录中都有_primary.vhd和_primary.dat以及verilog.asm文件。第一个显然是vhdl文件啊