求教：PCIe总线等长布线问题

在做一个PCIe2.0 的设计，看了一下规范，差分对内长度差控制在5mil以内。
想问一下，差分参考时钟和差分数据间是否有走线等长的要求？具体是多少呢？

理论上 时钟和数据之间不需要 lane之间也不需要

clk和数据线间不需要等长

多谢！

实际上大部分lane之间需要，很多器件lane之间会形成一个bundle，共用一套收发均衡器，从而要求做等长处理。
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这个有没有详细资料？学习一下

PCIe规范说的很详细了

共用均衡器？

最典型的，找intel的资料，每个平台一般会有一个叫pdg的平台设计手册，上面写得很清楚。
其他的，部分网卡上也有类似的东西。
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不需要等长，那个时钟大约是100MHz吧，数据是Gbps，怎么等长呐。

看清楚，lane与lane之间，为了使用同一套均衡参数。没说lane与时钟之间。
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