Verilog初学者请教
时间：12-13
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小弟初学者，请教个问题，在Verilog里面，always@(.....)后面一定要加begin和end吗？我没有加貌似也能编译通过啊。多谢。
超过一条语句就必须要，这跟C里面的{}是一样的