CPU的高速率
那为何：CPU还是2G/4G这么慢啊？ 从IC设计上来说，工艺都可以达到这个速率啊。
那瓶颈在哪里? 是因为CPU任务多，如果这么高速率，最后散热搞不定？
还有之前说的，信号完整性问题
4G频率时波长只有75mm了。。。
10g速率的网路芯片，内部速度是400MHz
CPU单位面积有N多管子,频率高,发热大
看台式机的散热风扇多NB,功耗是频率的平方项
CPU里面的结构比通讯不知道复杂了多少多少倍，timing搞不定。
如果CPU跟通讯逻辑一样只需要处理一个输入信号的话，同样可以做到10G或20G
但是CPU的核心逻辑动不动就几百个输入信号，要把这几百个信号都对齐难度就大多了。
输入数据的宽度跟电路的工作频率有一个相互制约的关系
所以数字系统要提高吞吐量的话，要么改成串行玩命儿提高频率，如PCI Express
要么玩命儿扩展数据宽度，如内存技术里的WideIO
原因是芯片和PCB有所不同。我可以举几个明显的原因。
1）功耗和散热
芯片因为散热能力要远远比PCB差，所以功率密度不能过大。功耗分为两个部分，静态leakage和动态功耗，虽然leakage和速率不直接相关，但是速率高了之后，为了满足timing会在关键路径上使用low Vt的高速门，low Vt的门leakage较大，所以leakage和速率算是间接相关了。动态功耗和频率直接挂钩，关系明显。最关键的是芯片上的网络密度远远大于PCB，所以功耗会非常集中。
2）芯片的信号路径特性不同。
芯片的trace较窄，通常0.1um左右，损耗大。驱动器的size很小，Ron大，且PVT 变化较大，造成trace+driver的延时绝对值较大，而且变化范围也大。timing closure的难度远远大于PCB，所以频率不能过高。如果频率过高，则需要多级FF分割组合逻辑并re drive signal，那样需要加非常多的FF。还需要low vt的门减少门的延时，或者大size的门减小Ron。面积和功耗受不了。
3）噪声环境不同
反射不是主导，因为2）的原因芯片上的trace不能过长。而coupling占主导，特别是容性耦合（芯片尺寸小），signal 到 signal存在耦合，signal到power ground也存在耦合，频率越高危害越大。
4）电源不同
芯片无电源地平面，均为power mesh结构，阻抗不能做到很小，高频下电源自身的PI问题难以保证。只能保证局部高速IO模块的PI，全芯片高速是不现实的。这部分还有封装的限制
反射不是主导，看波长关系不大。