问一个方波阻抗匹配的问题

cpld 3.3v逻辑， 发生方波 ，频率20k，占空比1%，经74hc芯片转换为5v ttl逻辑，通过板子上的sma接口输出。
通过示波器测试sma接口发现ttl输出过冲较大，大约在1.4v附近。在sma并上rc滤波发现过冲减小,但信号的上升沿变大,达到20ns,不能满足3ns的需求。
请问如何解决阻抗匹配的问题？同时满足过冲和上升沿需求。

占空比1%的不叫方波，叫脉冲波。
示波器不要用探头，用SMA转BNC同轴电缆连接，输入阻抗设为50欧（高端示波器可设）。
测量到的波形幅度会有衰减。
实际应用过程中SMA的负载如果为高阻，一般在74hc芯片输出引脚近端串联几十到几百欧
电阻。

多谢。

减小C或者只用R做匹配试一试
用R的时候，看看主要上冲下还是下冲上，适当改成上拉或下拉，
可能也可以起到一定的辅助效果

c几百pf，r几十欧，下拉,效果还可以，上拉没试。

上冲下、下冲上是什么意思？

也需要考虑叠加的寄生电容。管脚和电路固有的寄生电容可能没法减小，
但是你可以拿刷版水仔细清理一下以减小焊接杂志带来的寄生电容，或
者甚至串联一个小电感去补偿取消电容效应（但是这种方法需要综合考
虑对边沿的滤波效应之类的），总是，你可以大胆随便多做做实验，得
到一个你认为效果最好的。
更换上下拉的意思是，假如你的脉冲信号大多数时候是低电平，经过长
距离传输之后，也可能因为驱动能力不够导致你的脉冲变尖上升沿时间
不显著或过长。如果你关心的只是上升沿，那么这个时候你提过更改上
下拉，可能会带来一些比较好的效果。当然这也不一定，你可以试一试，
总之大胆假设小心求证就是了。

多谢多谢。

加c显然信号沿增大