请教延迟上电问题

电路中 有一路电源需要 延迟上电，断电的时候要首先断电  ，芯片选用了带使能端的LDO， 整个系统都上电后，由软件操作来使能 LDO使能端， 硬件上控制使能端的是FPGA IO输出或者单片机IO输出,示波器抓IO输出发现， FPGA和单片机加电后 IO输出高，程序加载期间IO输出又拉低了，导致LDO在不需要加电的时候加电了， 有什么好办法？

自己用mos管搭一个或者专门的上电时序芯片不行么

FPGA/单片机在加电后io口默认状态可以设置吧，设成三态或者开漏，然后按你的要求加上拉/下拉电阻

你单片机程序加载时候IO是什么状态，这个手册里有，你看了么

谢谢各位，我仔细看下手册了

一般单片机上电时io口是输入状态，不过也有不是的，需要看手册。
如果是我设计的话，这种绝对不能误动作的地方我会用两个io加个异或门。或者rc延迟控制一个与门开关。
异或和与门可以用ti的单路门电路的芯片

多谢 两个io加个异或门是个好办法， rc延迟控制一个与门开关，是不是在与门的一个输入端加rc延迟，这个是不是只对短暂的正脉冲起作用？

是的， 与门的一个输入端加rc延迟，在rc充上电之前可以保证不动作，rc时间常数可控范围很大，从微秒到几秒延时。
但是rc也有个问题，如果电源可能会闪断，可能会有误动作。可靠性要求极高的项目这些细节都要考虑。

多谢多谢