设计一个多路高速同步数据采集器

共三路模拟信号，准备用AD公司的采样芯片，分辨率16bit，采样频率1MHz，打算用CPLD
芯片协调三个AD芯片，然后通过专用的高速并串转换芯片把三路数据转换成串行数据向外
发送，速度小于50Mbps。
因为从来没有使用过CPLD编程，不知道我上面说的要求做起来有多复杂，是不是很难实
现，电路板布线应该注意哪些事情呢？
希望板上的高手能给出一些意见和建议

你这应该不算高速板吧，基本没有太多注意事项。不复杂吧。

3路模拟信号用个多通道ADC就可以，不一定必须用3片ADC

严格要求同步的话就得用3个了...

具体看你的同步要求，不过1MSPS采样率的话一般并行ADC都没问题

我的系统对同步的要求非常苛刻，必须严格同步，所以就用三个ADC，成本高一点不是问
题
现在的问题是该采用什么样的FPGA或者CPLD，自己对这玩意一点都不懂，希望板上高手能
给出一点意见

用cpld就行了吧这个，altera的maxII？现在cpld型号不知道了。
AD并行的口？一般的cpld脚数应该都够吧。