请问，MCU和DRAM接口的两个时钟可以交换吗？

SOC给出了两个SCLK，可以分别接外边的两个SDRAM，设计中确保了DQM0和DQM1对应着DATA0-15的SDRAM，DQM2和DQM3对应这DATA16-31的SDRAM，但是将SCLK0和SCLK1做了交换，即SCLK0连接这DATA16-31的SDRAM，而SCLK1则连接着DATA0-15的SDRAM。
请问，这样处理可以吗？ 谢谢！

看你这标题觉得很奇怪。印象中，低成本的 MCU 是像 8051 那样的东西，
高性能的 MCU 是像 STM32 之类的东西。这些“MCU”都没有 SDRAM
控制器。如果接上 SDR SDRAM，那其主要的处理能力都要用在维持 SDRAM
的正常运作了。
从时序设计的角度上说，最好不要这样。因为 ASIC 的设计人员只会考虑
SCLK0 与 DQM0/1 和 D0-D15 的时序吻合，SCLK1 也是同样。如果交换
的话，可能造成时序不吻合。不过 SDR SDRAM 的工作频率有限，时序
宽裕度比较大，倒不一定会出问题。