请教，交流耦合的外时钟做FPGA的时钟有问题吗？
时间：12-12
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20MHz的外时钟，交流耦合，直接接V5的全局时钟，有问题吗？
用不用拉到0-3.3V之间？
用不用拉到0-3.3V之间？
用上下拉电阻做直流偏置比较好。
除了用上下拉电阻的方法还有其他方式吗？
串个diode？