如何仿真开漏（Open Drain）IO口

如图所示的I2C协议中SDA实际电路：

像这种带OPEN-Drain MOS及上拉电阻在纯verilog中仿真比较难搞，特别是同一总线连接多个器件的情况，但是可以近似处理

1. //----for synthesizable block---//
   
2. inout SDA;
   
3. 
   
4. wire sdai,sdao,tri_sda;
   
5. 
   
6. assign sdai=tri_sda?SDA:1'b0;
   
7. assign SDA=sdao?1'bz:1'b0;
   
8. 
   
9. //---------for testbench---------//
   
10. inout SDA;
    
11. 
    
12. wire RX;
    
13. reg EN,TX;
    
14. 
    
15. assign SDA=EN?TX:1'bz;
    
16. assign RX=SDA;
    
17. pullup pu(SDA);

复制代码

不过这种近似还是不够准确，根据HDL标准，可以使用wire AND 线网

1. //---综合电路中--
   
2. inout SDA;
   
3. 
   
4. wand SDA;
   
5. 
   
6. assign SDAI=tri_sda?SDA:0;
   
7. assign SDA=SDAO;
   
8. 
   
9. //--testbench----
   
10. inout SDA;
    
11. wire RX;
    
12. reg EN,TX;
    
13. 
    
14. assign SDA=EN?TX:1'bz;
    
15. assign RX=SDA;

复制代码

此方式定义在仿真中只要有一边定义了wand线名，双向口就可以完全模拟如图所示的功能

请问什么是open-drain mos