PCI,PCI-X 及DDR布线规则
时间：10-02
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pci总线的布线的特殊要求
pci的频率一般不是很高好像只有三十几兆，请问走线时有什么要求么?特别是时序方面的。阻抗要求好像是保证65欧姆左右，有的说还要加匹配电阻，但有些板子上没有加匹配电阻也没有严格按照65欧姆来设计好像也问题不大。
（1） 信号线的长度和速度，必须保证能够使总线信号在10ns的传播延迟时间内在总线上往返一个来回。
（2） 在总线的任何驱动点上，其负载阻抗必须能使一个PCI输出信号依靠一次反射便可达到输入信号的指标要求。对扩展板也是一样。
（3） 在32位和64位板上，所有32位接口信号的最大走线长度为1.5英寸。
（4） 在所有的64位板上，用于64位扩展的附加信号线走线长度最大为2英寸。
（5） 无论是32位还是64位板，其上的CLK信号走线长度为2.5+-0.1英寸，而且只能连到一个负载上。
这是pci卡，若是用pci总线串接设备呢?
同样有这样的长度要求，pci总线是靠反射波工作的。如果物理困难的话可采用加终端电阻的办法来解决
如果有串接几个device 的话，到每个device 的PCI BUS要布到等长，当然有一个误差范围，建议误差控制在线长的3%以内
pci加终端电阻：从金手指出来不用加。系统内可加。信号好点
如果在中间层走线，时钟=2.5inch,数据和控制<1.5inch还能成立么?
我们可以从下面的几点来分析一下PCI：
1 首先，PCI系统是一个同步时序的体统，而且是Common clock方式进行的。
2 PCI的电平特点是依靠发射信号叠加达到预期的电平设计。
3 PCI系统一般是多负载的情况，一个PCI的桥片最多按照PCI的规范可以带6个负载（好像一般系统也不会操作5个）。
4 PCI的拓扑结构可以是菊花链等多种拓扑结构，选择什么样的拓扑结构需要根据系统的布局和仿真结果进行设计。
5 另外PCI的AD信号线是双向的，需要在布局和仿真的时候关注PCI的slave和Master之间的关系。
指导了上面的几个问题我们可以根据PCI规范以及PCI的仿真结果大致得到下面的几个约束：
1 PCI的各个时钟之间的Skew不要大于2ns。
2 PCI的flight time不要超过10ns（自己拿一个系统计算就知道为什么这样规定了），这个是针对33M PCI进行越是的，这个延时只的信号从一个设备传输到另一个设计后，经过反射回到最初的芯片的传输延时，包括，PCB走线延时，和因为驱动器buffer（包括拓扑）造成的信号畸变的延时。
3 PCI的阻抗设计需要根据实际的系统进行仿真决定，PCI规范的推荐值在50－110ohm之间。
4 需要考虑一些特殊的信号走线的延时，比如REQ＃。可以查一下规范我记着应该有特殊的要求。
5 PCI规范上面规定的2.5"和1.5"的大小那是为了规范各个不同的PCI厂家的规范进行的。如果你在系统的板上面进行设计，只要计算的时序满足要求就可以了。
6 如果存在PCI的桥片，这些桥片一般都会通过PLL或者DLL的时钟调节PCI设计的setup和hold时间，这些时钟的处理可以根据实际的芯片进行调整，一般的要求是延时和PCI CLk的一样，记住这里的延时不仅仅是指PCB走线的延时。
7 如果你设计的是CPCI系统，终端电阻是需要考虑的。大家如果有研究就会发现CPCI系统的槽间距是有要求的，好像是0.8"，为什么?从时序和PCI信号反射的角度考虑，而且需要仿真决定stub长度以及电阻的大小
PCI-X 走线规则
1.Routing Layer: all 2.Trace width: 6.0 mils (mocrostrip) / 4.0 mils (stripine) 3.Spacing: 15 mils (microstrip) / 15 mils (stripine) 4.Spacing( PCIX signals to all others) : 15 mils (microstrip) / 15mils (stripine) 5.Spacing( PCIX Clocks to all others) : 20 mils (microstrip) / 25 mils (stripine) 6.L Trace Length: 2.0"~5.87" (Upper AD Bus [63:32] and other time-critical signals) 7.L Trace Length: 2.0"~ 6.77" (Lower AD Bus [31:0])
DDR布线规则
1.Maintain 5 mil trace width for all DDR signals and 15 mil minimum clearance to their adjacent signals.(5:15) . And maintain 5 mil trace width for DQS signals and 20 mil space to their ajacent signals(5:20).
2.Accumulated trace length for eight Data/Strobe groups should be base on DIMM CLK 2"~ 4" +/- 1" .
3.The damping resistor should be placed near the DIMM1.(if apply it)
4.To DATA Signals:The distance between the termination and last DIMM is 700 mils. To Address Signals:The distance between the termination and last DIMM is 750 mils.The distance of MAA# Signals between the capacitor and DIM1 is 0.5"~1.0",and The distance of MAB# Signal between the capacitor and DIM2 is 0.9"~1.4".
5.The trace length mismatch should be less than 100 mils for each data group and its accociated strobe signal.
6.The trace length mismatch among these strobe-based signal groups should be less 0.5" .
7.To Address Signals:The distance between the ball of Claw Hammer and DIMM1 is Clock Target+/-0.5".The distance between the ball of Claw Hammer and DIMM2 is (Clock Target+0.4")+/-0.5".
8.The trace length between two DIMM shorter than 400 mil.
9.All trace should\'t cross power spilt.
pci的频率一般不是很高好像只有三十几兆，请问走线时有什么要求么?特别是时序方面的。阻抗要求好像是保证65欧姆左右，有的说还要加匹配电阻，但有些板子上没有加匹配电阻也没有严格按照65欧姆来设计好像也问题不大。
（1） 信号线的长度和速度，必须保证能够使总线信号在10ns的传播延迟时间内在总线上往返一个来回。
（2） 在总线的任何驱动点上，其负载阻抗必须能使一个PCI输出信号依靠一次反射便可达到输入信号的指标要求。对扩展板也是一样。
（3） 在32位和64位板上，所有32位接口信号的最大走线长度为1.5英寸。
（4） 在所有的64位板上，用于64位扩展的附加信号线走线长度最大为2英寸。
（5） 无论是32位还是64位板，其上的CLK信号走线长度为2.5+-0.1英寸，而且只能连到一个负载上。
这是pci卡，若是用pci总线串接设备呢?
同样有这样的长度要求，pci总线是靠反射波工作的。如果物理困难的话可采用加终端电阻的办法来解决
如果有串接几个device 的话，到每个device 的PCI BUS要布到等长，当然有一个误差范围，建议误差控制在线长的3%以内
pci加终端电阻：从金手指出来不用加。系统内可加。信号好点
如果在中间层走线，时钟=2.5inch,数据和控制<1.5inch还能成立么?
我们可以从下面的几点来分析一下PCI：
1 首先，PCI系统是一个同步时序的体统，而且是Common clock方式进行的。
2 PCI的电平特点是依靠发射信号叠加达到预期的电平设计。
3 PCI系统一般是多负载的情况，一个PCI的桥片最多按照PCI的规范可以带6个负载（好像一般系统也不会操作5个）。
4 PCI的拓扑结构可以是菊花链等多种拓扑结构，选择什么样的拓扑结构需要根据系统的布局和仿真结果进行设计。
5 另外PCI的AD信号线是双向的，需要在布局和仿真的时候关注PCI的slave和Master之间的关系。
指导了上面的几个问题我们可以根据PCI规范以及PCI的仿真结果大致得到下面的几个约束：
1 PCI的各个时钟之间的Skew不要大于2ns。
2 PCI的flight time不要超过10ns（自己拿一个系统计算就知道为什么这样规定了），这个是针对33M PCI进行越是的，这个延时只的信号从一个设备传输到另一个设计后，经过反射回到最初的芯片的传输延时，包括，PCB走线延时，和因为驱动器buffer（包括拓扑）造成的信号畸变的延时。
3 PCI的阻抗设计需要根据实际的系统进行仿真决定，PCI规范的推荐值在50－110ohm之间。
4 需要考虑一些特殊的信号走线的延时，比如REQ＃。可以查一下规范我记着应该有特殊的要求。
5 PCI规范上面规定的2.5"和1.5"的大小那是为了规范各个不同的PCI厂家的规范进行的。如果你在系统的板上面进行设计，只要计算的时序满足要求就可以了。
6 如果存在PCI的桥片，这些桥片一般都会通过PLL或者DLL的时钟调节PCI设计的setup和hold时间，这些时钟的处理可以根据实际的芯片进行调整，一般的要求是延时和PCI CLk的一样，记住这里的延时不仅仅是指PCB走线的延时。
7 如果你设计的是CPCI系统，终端电阻是需要考虑的。大家如果有研究就会发现CPCI系统的槽间距是有要求的，好像是0.8"，为什么?从时序和PCI信号反射的角度考虑，而且需要仿真决定stub长度以及电阻的大小
PCI-X 走线规则
1.Routing Layer: all 2.Trace width: 6.0 mils (mocrostrip) / 4.0 mils (stripine) 3.Spacing: 15 mils (microstrip) / 15 mils (stripine) 4.Spacing( PCIX signals to all others) : 15 mils (microstrip) / 15mils (stripine) 5.Spacing( PCIX Clocks to all others) : 20 mils (microstrip) / 25 mils (stripine) 6.L Trace Length: 2.0"~5.87" (Upper AD Bus [63:32] and other time-critical signals) 7.L Trace Length: 2.0"~ 6.77" (Lower AD Bus [31:0])
DDR布线规则
1.Maintain 5 mil trace width for all DDR signals and 15 mil minimum clearance to their adjacent signals.(5:15) . And maintain 5 mil trace width for DQS signals and 20 mil space to their ajacent signals(5:20).
2.Accumulated trace length for eight Data/Strobe groups should be base on DIMM CLK 2"~ 4" +/- 1" .
3.The damping resistor should be placed near the DIMM1.(if apply it)
4.To DATA Signals:The distance between the termination and last DIMM is 700 mils. To Address Signals:The distance between the termination and last DIMM is 750 mils.The distance of MAA# Signals between the capacitor and DIM1 is 0.5"~1.0",and The distance of MAB# Signal between the capacitor and DIM2 is 0.9"~1.4".
5.The trace length mismatch should be less than 100 mils for each data group and its accociated strobe signal.
6.The trace length mismatch among these strobe-based signal groups should be less 0.5" .
7.To Address Signals:The distance between the ball of Claw Hammer and DIMM1 is Clock Target+/-0.5".The distance between the ball of Claw Hammer and DIMM2 is (Clock Target+0.4")+/-0.5".
8.The trace length between two DIMM shorter than 400 mil.
9.All trace should\'t cross power spilt.
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