请教一个数字cmos的问题

小弟初学IC，请教论坛各位几个比较基础的问题，在此先谢过
数字cmos组合逻辑中，上拉网络和下拉网络的上拉和下拉能力是不是指上拉延时和下拉延时相当，还是指他们驱动的能力相等，在这个基础上，一般是如何确定尺寸的。这是关于静态门的问题，如果是动态门，如何保证下拉网络与上拉的pmos具有相同的能力，还是从尺寸角度考虑
     小弟再次谢过，望各位伸出援助之手

各位哥哥姐姐帮帮忙啊，谢谢你们
能给我点拨一下就好，自己看书太痛苦了

应该是指驱动能力。驱动电流的大小

谢谢楼上的
那么根据cmos的电流公式，只要根据载流子迁移率的比确定尺寸就可以了，
我这样理解对吗

上拉下拉能力应该和等效电阻有关系的吧

喔?怎么说
现在比较确定的是，mos的等效电阻是影响上升延迟和下降延时的
至于上拉能力和下拉能力的话，如果对于理想的器件，那么在上拉和下拉的过程中
流过mos的电流就应该是电源电压除以等效电阻
如果等效电阻与上拉下拉能力成正比，那么可以推导出等效电阻相等，上拉下拉的能力相同
首先谢谢你的解答，但是我有一个问题，就是等效电阻的值是随着端电压的变化而变化，不是常数，这个问题怎么解决

迷惑中

学习了。。

我也学习一下

学习一下

比较高深的东东 不懂啊

帮你顶顶吧