求教：opb ddr 和 mpmc
时间：10-02
整理：3721RD
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小弟我自己布了一块spartan3的板子，上面做了一块内存条ddr sdram，准备用ip核，刚开始用的是edk 8.2，使用的是opb ddr控制器，外部时钟在140m时，内
存测试程序通过了，但是由于opb总线的限制，现在想用edk10.1 sp3的mpmc，时钟接的90m，内存测试程序无法通过。我尝试了很多办法，列举如下：
1.在bsb向导的dqs_div_i dqs_div_o接布线是的feedback loop信号，管脚定义跟8.2ucf文件一致，无法通过，测试loop环上无信号
2.用static phy，在自己的V2P的开发板上利用bsb向导，修改mhs文件和ucf文件，加入校正的工程，校正结果可以找出MPMC_Clk_Mem合适的相位，在自己板
子上应用此法，结果是无法校正，调试信息是所有的相位都试过了，但是不通
3. 看了下opb ddr 和 mpmc的资料，个人认为 opb ddr的DDR_Clk90_in 信号和mpmc的 MPMC_Clk_Mem信号功能一样，都是在读取ddr数据时fifo的时钟，所
以仿照opb ddr的mhs文件，将feedback信号移相90度 接入MPMC_Clk_Mem，结果也是测试失败，在同样的条件下我还试过改
C_STATIC_PHY_RDDATA_CLK_SEL和C_STATIC_PHY_RDDATA_SWAP_RISE 参数，但是最后都失败了
我现在被这个问题都困扰快两个礼拜了，请教熟悉ip核的前辈指点。
存测试程序通过了，但是由于opb总线的限制，现在想用edk10.1 sp3的mpmc，时钟接的90m，内存测试程序无法通过。我尝试了很多办法，列举如下：
1.在bsb向导的dqs_div_i dqs_div_o接布线是的feedback loop信号，管脚定义跟8.2ucf文件一致，无法通过，测试loop环上无信号
2.用static phy，在自己的V2P的开发板上利用bsb向导，修改mhs文件和ucf文件，加入校正的工程，校正结果可以找出MPMC_Clk_Mem合适的相位，在自己板
子上应用此法，结果是无法校正，调试信息是所有的相位都试过了，但是不通
3. 看了下opb ddr 和 mpmc的资料，个人认为 opb ddr的DDR_Clk90_in 信号和mpmc的 MPMC_Clk_Mem信号功能一样，都是在读取ddr数据时fifo的时钟，所
以仿照opb ddr的mhs文件，将feedback信号移相90度 接入MPMC_Clk_Mem，结果也是测试失败，在同样的条件下我还试过改
C_STATIC_PHY_RDDATA_CLK_SEL和C_STATIC_PHY_RDDATA_SWAP_RISE 参数，但是最后都失败了
我现在被这个问题都困扰快两个礼拜了，请教熟悉ip核的前辈指点。
问题已解决！
edk8.2和edk10.1 在数据线和地址线的标号是相反的，无意中发现的，困扰了将近两个礼拜，呵呵！