逻辑芯片的上电IO状态？

近来在一个板子上用到一系列的逻辑芯片，如74HC14，74LVC4245等，在使用的时候没有问题，设计的功能正常，由于板子用于控制很多的输出端口和继电器，所以发现一个问题。
74LVC4245控制光耦隔离，然后控制继电器，每次上电的时候的继电器都会有瞬间的闭合，这个问题应该是4245在上电的时候端口出线瞬间的高电平，这个问题应该也是正常的，只是有个疑惑，逻辑芯片的上电状态是否会有规律，或者是否会跟内部的逻辑方式有关。
上电状态在很多的MCU或者fpga等的期间上都有介绍和设置说明，但逻辑芯片感觉说明书都没有介绍，或者是否这个是一个不定的偶发事情？
又经验的多多交流。

74LVC4245是COMS器件，COMS器件是电压型的，输入在上电或悬空时容易受干扰。所以一般建议把输入加上下拉，让输入处于一个相对稳定的状态。一般有控输入管脚的，也可以控使能端，或方向端。
你都能听到继电器响了，可见持续时间已经比较长了。好点的继电器动作时间小于5ms，一般的可能会超过20ms吧。

逻辑电路的输出取决于输入啊，即使上电瞬间有不确定的状态，那也是纳秒级别的事情的吧。
所以你要处理的是上电时输入引脚的状态，该上拉该下拉，OE该不该使能才是你要考虑的。

74系列的根据电路上拉和下拉
一般OC门电路必须加上拉电阻
不用的管脚不能悬空，接上拉是防静电

就楼主遇到的问题，应分析上电暂态的逻辑过程，一般采用负逻辑设计可以解决，即用逻辑0作为输出有效的依据。

谢谢楼上的各位的建议，因为我们是用于数控的，上电的状态会导致输出一个PWM，所以我现在就是要想办法把这个上电的不定态解决。而且我现在发现一个现象，这个芯片是3.3和5伏的接口转换，这个不定态还受到上电电压的影响