自己总结的硬件检查表（转）
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//电源部分
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1． 电源芯片电流是否有足够余量
2． LDO芯片压差是否过大（过流过热保护）热损耗<0.3W
3． 电源芯片是否在底部有GND，PCB封装和焊接是否得当
4． 电源上电顺序是否满足
5． 某些处理器核电压会微调
6． PLL等模块用磁珠隔出来电源（磁珠/0R电阻）
7． DC/DC输出电容ESR，续流二极管，电感是否满足
8． 电源芯片输入输出TVS管电压选择是否合适
9． 隔离电源功率和负载电阻选择是否恰当
10. 电容漏电流（ 电池供电下）
11. 功率二极管会产生压降
12. 钽电容耐压较差，输出不能热插拔，DC/DC输出最好有陶瓷电容高频性能好
13. 必须加电源和工作指示灯
14. AD/DA基准源是否满足
15. 电源路径是否有瓶颈（入口串联电感其电流能力，过孔，插针）
16. 电源网络NetLab是否一致，是否有孤立电源网络
17.电路板电源入口是否有大电容?
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//晶体或晶振
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1. 晶振的电压选择是否符合处理器
2. 晶体或晶振的接法是否正确（DSP的不同电压接法不同）
3. 频率选择是否合适
4. FPGA是否有单独的时钟
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//芯片互连
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1. 驱动端驱动能力是否满足
2. 芯片间电平标准是否满足（增加245转换）
3. 互连芯片上电顺序是否满足
4. 不同板间互连的信号，在别的板卡掉电情况下
5. 未使用的芯片管脚处理是否得当（微小干扰可能会引起震荡导致无法工作）
6. 芯片底部是否接地（制作封装和焊接）
7. 信号隔离是否得当（232,485，IO，CAN。）
8. IC芯片地址冲突
9. 跨越电路板之间信号长度的影响是否考虑
10. 互连信号的驱动能力及灌电流能力是否满足
11. 可靠的电路设计模型是环状的（内核->Pin->端口）
12. 上电处于三态的信号如果需要确定电平则需要上下拉电阻
13. 避免信号沿过缓，可以增加斯密特触发器
14. 总线冲突（总线保持型器件）
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//信号
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1. SDRAM，DDR地址线不可乱序
2. NOR flash地址线最好也不要乱序（擦除时按块）
3. 地址线数据线控制线的驱动能力是否满足（多片时）
4. 数据线大小端（powerpc是大端）
5. FPGA的时钟信号，复位信号（全局接口）
6. 某些FPGA时钟管脚不能做为输出
7. IO管脚电平和外围器件电平是否匹配
8. 开漏管脚的上拉电阻
9. 三极管的限流电阻，继电器，线圈的续流二极管
10. 以太网，USB信号的ESD保护
11. 总线冲突（在有FPGA的情况下常见）
12. 电源芯片的控制信号，CPU的中断信号上下拉电阻
13. 看门狗的喂狗信号
14. 复位信号是否满足（FPGA有配置时间）
15. 光纤头分编码和不编码，接收头光敏管打开关闭时间不同，占空比会变化
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//PCB布局布线
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1. 功耗大的芯片的散热问题（电源芯片下敷铜打孔增加散热）
2. 模拟地数字地隔离处理
3. 面板端子打静电时电荷的泄放通道及周围信号处理
4. 电源，功率信号的线宽
5. 隔离电源的隔离地与内部数字地
6. 电源路径是否恰当（电源走线线宽，过孔孔径数量是否满足）
7. 电解电容不得靠近发热源
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//其他
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1. 继电器线圈是否有极性
2. 多个高速处理器工作可以错开时钟相位减少EMI
mark 谢谢分享
觉得赞！不错！@
谢谢分享，很好的资料。
xiexiefenxiang
学习了，不错
学习了，不错
不错.值得学习
不错！学习了！感谢分享！
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//电源部分
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1． 电源芯片电流是否有足够余量
2． LDO芯片压差是否过大（过流过热保护）热损耗<0.3W
3． 电源芯片是否在底部有GND，PCB封装和焊接是否得当
4． 电源上电顺序是否满足
5． 某些处理器核电压会微调
6． PLL等模块用磁珠隔出来电源（磁珠/0R电阻）
7． DC/DC输出电容ESR，续流二极管，电感是否满足
8． 电源芯片输入输出TVS管电压选择是否合适
9． 隔离电源功率和负载电阻选择是否恰当
10. 电容漏电流（ 电池供电下）
11. 功率二极管会产生压降
12. 钽电容耐压较差，输出不能热插拔，DC/DC输出最好有陶瓷电容高频性能好
13. 必须加电源和工作指示灯
14. AD/DA基准源是否满足
15. 电源路径是否有瓶颈（入口串联电感其电流能力，过孔，插针）
16. 电源网络NetLab是否一致，是否有孤立电源网络
17.电路板电源入口是否有大电容?
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//晶体或晶振
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1. 晶振的电压选择是否符合处理器
2. 晶体或晶振的接法是否正确（DSP的不同电压接法不同）
3. 频率选择是否合适
4. FPGA是否有单独的时钟
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//芯片互连
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1. 驱动端驱动能力是否满足
2. 芯片间电平标准是否满足（增加245转换）
3. 互连芯片上电顺序是否满足
4. 不同板间互连的信号，在别的板卡掉电情况下
5. 未使用的芯片管脚处理是否得当（微小干扰可能会引起震荡导致无法工作）
6. 芯片底部是否接地（制作封装和焊接）
7. 信号隔离是否得当（232,485，IO，CAN。）
8. IC芯片地址冲突
9. 跨越电路板之间信号长度的影响是否考虑
10. 互连信号的驱动能力及灌电流能力是否满足
11. 可靠的电路设计模型是环状的（内核->Pin->端口）
12. 上电处于三态的信号如果需要确定电平则需要上下拉电阻
13. 避免信号沿过缓，可以增加斯密特触发器
14. 总线冲突（总线保持型器件）
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//信号
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1. SDRAM，DDR地址线不可乱序
2. NOR flash地址线最好也不要乱序（擦除时按块）
3. 地址线数据线控制线的驱动能力是否满足（多片时）
4. 数据线大小端（powerpc是大端）
5. FPGA的时钟信号，复位信号（全局接口）
6. 某些FPGA时钟管脚不能做为输出
7. IO管脚电平和外围器件电平是否匹配
8. 开漏管脚的上拉电阻
9. 三极管的限流电阻，继电器，线圈的续流二极管
10. 以太网，USB信号的ESD保护
11. 总线冲突（在有FPGA的情况下常见）
12. 电源芯片的控制信号，CPU的中断信号上下拉电阻
13. 看门狗的喂狗信号
14. 复位信号是否满足（FPGA有配置时间）
15. 光纤头分编码和不编码，接收头光敏管打开关闭时间不同，占空比会变化
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//PCB布局布线
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1. 功耗大的芯片的散热问题（电源芯片下敷铜打孔增加散热）
2. 模拟地数字地隔离处理
3. 面板端子打静电时电荷的泄放通道及周围信号处理
4. 电源，功率信号的线宽
5. 隔离电源的隔离地与内部数字地
6. 电源路径是否恰当（电源走线线宽，过孔孔径数量是否满足）
7. 电解电容不得靠近发热源
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//其他
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1. 继电器线圈是否有极性
2. 多个高速处理器工作可以错开时钟相位减少EMI
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谢谢分享，很好的资料。
xiexiefenxiang
学习了，不错
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