4 Layers,100+/-10欧姆阻抗PCB问题请教

各位大侠好！我是新人，从事PCB设计的一年级生！

请问一组控制100+/-10阻抗的差分对4层板，当差分对走到尽头焊接线材的PAD端时候，容易阻抗急剧下降。

请问这和焊接的锡膏和焊接时间等因素有关吧?请问有什么好的改善方法呢?

1，我是把PAD端的内层GND挖掉，那么这PAD就是以第四层作为GND参考，增加H来拉高阻抗?

2，我可以把这差分对的PAD当成Trace的样子来计算阻抗吗?即PAD宽度就是线宽。那我就可以减少PAD的宽度来拉高阻抗。

请问有这方面的资料吗?
我需要做这方面的报告，谢谢！

可以按照你说的两种方法处理。不过前一种方法有缺陷，因为参考平面的转化无法无缝过度，需用3D场仿真器找过渡方案。

如果不是超高频（3Gps以上），在芯片焊盘处追求阻抗匹配就没有什么必要了，有兴趣可以仿真验证一下。

强烈支持2楼的观点

支持2楼，如果频率不是非常高，觉得没必要研究焊盘附近阻抗变化

复制下来！我自己好好学习！

2楼的观点有一定的道理，再斟酌下 ~

支持2楼的，一般的都不考虑焊盘出的阻抗影响。