DDR2颗粒走线问题

1）换层，阻抗变化；

2）高速信号地址时钟控制等信号请注意保持其完整的回流地平面以及电源平面；

3）DDR2 差分时钟请注意走差分对；

4）等长处理

你弄的是什么板子啊要14层?我认为13层设为GND会比较好。

一个关于DSPC6XXX-2*DDR2的PCB设计指示

（DDR2部分）

线长指定

从DSP连接到DDR2 SDRAM的的时钟线

DSP_CKP0 DSP_CKN0

DSP_CKP1 DSP_CKN1

等长配线(线长差10mil以内)

VIA最大5个

阻抗100Ω差动，要地保护

DSP_BA「2:0」

DSP_MA「12:0」

DSP_nCE，DSP_nCAS，DSP_nRAS，DSP_nWE，DSP_nCKE

与上述时钟线的线长差在100mil以内

VIA最大5个

阻抗50Ω

DSP_DQSP0 DSP_DQSN0

DSP_DQSP1 DSP_DQSN1

DSP_DQSP2 DSP_DQSN2

DSP_DQSP3 DSP_DQSN3

等长配线，线长差10mil

VIA最大5个

阻抗100Ω差动

DSP_MD[15:0]

DSP_MD[31:16]

与上述DSP_DQSP0/DQSN0 DSP_DQSP1/DQSN1线长差50mil以内

VIA最大5个

阻抗50Ω

DSP0_DQM0，DSP0_DQM1，DSP0_DQM2，DSP0_DQM3

与上述DSP_DQSP0/DQSN0 DSP_DQSP1/DQSN1线长差50mil以内

VIA最大5个

阻抗50Ω

延时测定回路，RCV0，RCV1

从DSP引至DDR2处，再引回DSP

RCV0，RCV1最长5.6英寸，

RCV0的线长：DSP_CKP0/CKN0与DSP_DQSP0/DQSN0 DSP_DQSP1/DQSN1的平均值，误差100mil以内

RCV1的线长：DSP_CKP1/CKN1与DSP_DQSP2/DQSN2 DSP_DQSP3/DQSN3的平均值，误差100mil以内

VIA最大7个

阻抗50Ω

在可能时，在bus线中间插人地线，<！--Element not supported - Type: 8 Name: #comment-->

14层?我见过一个14层的XILinx开发板板图，层叠如下：Top, PWR, gnd, s1,gnd,s2,gnd,s3,gnd,s4,gnd,s5,gnd,PWR,Bottom.  应该尽量别走top。EMI不好。 肯定是fanout出来的，走中间那些层就好了。

应该是每8位走同一个层。换层的话要求过孔个数相等。

要是用4片DRR2的8层板，要用两组盲埋孔的情况下什么样的层叠结构好啊?我也在搞这个，方便的话高手们给个建议。QQ：38490578

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