如何从时序计算出sdram的各线的长度约束？

如题。

有说延迟不能超过上升沿的0.2倍。

哪位给说明一下，或者有相关的资料。

给小弟指明条路啊~~

我记得有本书，清华大学，EMI电磁兼容设计。

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上升沿的0.2倍?那你只能走几百mil了。

到Micron网站去下载一些应用说明，有详细的例子。

是啊！这个问题我觉得比较有共性，请哪个高手给讲一下吧

如果你希望自己找答案，那么，一个完整的时序分析是必需。Quantum-SI时序分析，这个资料可以让你大概了解一下时序分析的方法和过程。

另外，你也可以查看相应的设计指导，照着做就行了。

你说的那个0.2倍,是是否应该考虑信号的传输效应的标准.一般SDRAM信号线长保持在60mils,就可以,不是很高速100mils也可以.(FR4: 1000th/185ps).

高手讲讲啊，我也想知道呢

期待达人解答啊

ok

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简单解释一下：
例如 FR4 的板子上， 信号传输速度是 6inch/ns, 也就是说延时是0.167ns/inch.
假设DDR2 上升时间为 Tr=500ps,  则信号延时落在1/4Tr以后是安全区，
假设就是1/5， 即0.1ns, 则DDR2走线各线的长度约束为 0.1ns X 6inch/ns = 600 mils.
具体参数DDR的Datasheet中有数据可查。