高速信号上串接电阻,该信号经过电阻的传输延时怎么计算？

各位,
      近期弄一个DDR2的内存布线,碰上一个问题:
      DQ[0:7]是BYTE0的数据线,对应的STROBE差分信号为DQS0 和/DQS0,原理设计时,仅仅在DQS0 和/DQS0上串接了端接电阻,而DQ[0:7]未有端接.
      问题来了,DQ[0:7]和DQS0 和/DQS0都是要求等长的,DQ信号好算,直接就是板上trace的长度即可,但DQS0 和/DQS0呢?中间串了个R0603的电阻,它的长度怎么计算?我能想到这个问题的实质是信号的传输时延问题,就是DQ信号从CPU出来到DDR2 Chip的传输时延,跟DQS0 从CPU到DDR2 Chip的传输时延,这两个时延应当控制在一个偏差内.但这个DQS0 和/DQS0信号经过了电阻,那么信号经过R0603电阻的传输时延怎么计算?
    对于FR4 PCB上TRACE,信号的传输速度跟FR4的介电常数有关,那么一个PCB上的Trace经过焊盘到一个金属膜SMD电阻,通常电阻的基底是陶瓷,而SMD电阻跟PCB的表面有空气,那么我该怎么计算这个信号过了电阻后的传输迟延呢?跟电阻工艺不同么?

这个问题没人碰见过么?难道你们做DDR2的时候都不加端接电阻?如果加端接电阻,等长/传输时延怎么计算的?

一般都不会有串阻，最多有匹配电阻。

匹配电阻不就是串接的电阻么? 如果DQS上有串接的匹配电阻,而DQ没有,那怎么算延时?

仿真上好象没有这么一说的，信号经过电阻两端肯定是有变化的，不过比较平坦

我的处理是先把电阻短接，做好线长匹配，然后把电阻放置到走线上，把电阻再加上去。
这个串接的电阻由于是匹配用的，你放在什么位置都可以，但习惯上放在主芯片出线的地方，因为这个地方出的线一般都很细，这样不会影响到其他地方走线的连续性。由于差分走线，过孔一般也直接在电阻的另一端打，其他部分尽量不要打孔了。电阻的感性会给信号带来延时，但表贴器件的延迟是纳秒级的，你完全没必要去理会。同样的，过孔啊之类的都会带来延迟，而且过孔的比电阻来的还要严重，因为过孔的地方还会带来信号反射，好的方法就是加一些地过孔在其周围，电阻的PAD附近也打些地过孔就好了，这样可以减小走线的感性，减小回流面积，从而减小EMI。其实能保证等长就能使芯片工作正常，具体的计算可以作为兴趣研究，但不能钻牛角尖，芯片内部也有走线呢，你都算的话太累了！所谓过犹不及就是这个道理！

用xnet的方式算长度，也就是把电阻设为model，把DQ和DQS设为一个约束集，设置好长度误差值即可，在你布线时会显示走线长度是否在误差范围内，通过绕线来等长就OK！
延时的问题一般有公式计算的，一定长度延时多长时间。
另外正如楼上说的，条件允许多放些接地过孔，减小信号回流面积。

回帖时间太晚了，不知道会不会对小编有帮助！