DRR2布线约束

请DDR2的同组DQ线和DQS线是否要尽量等长，误差在几十MIL内?请问这个具体线长误差是怎么计算得来的，我看DDR2数据手册中
tDQSQ：DQS–DQ skew,DQS to last DQvalid, per group,per access；值在几百PS呀，几百PS是１０００多MIL呀，具体是怎么算出误　差值呢

DDR2、DDR3属于紧时序系统设计
静态时序计算的时候，时序余量会比较大
但是实际工作，要考虑串扰，PI，码间干扰等因素的影响，实际时序窗口很小
尤其在DDR2 800甚至以上时，静态时序计算，把以上的值预估最大值，考虑最恶劣情况，
时序窗口会为0或者负值。所以实际布线时，希望尽可能避免板上布线带来的时序域量减少
毕竟布线等长，是所有这些因素里面，最可控的，也最容易做到的

这个时候，仿真就非常重要了，精确的仿真，能够尽可能的预估到可能的影响因素，这个时候，就能比较有把握的得到合理的布线约束规则
否则的话，还是尽量等长吧，业内DDR2、DDR3要求10mil甚至5mil等长也都很普遍
如此严格到1ps的设计要求，或许是过设计，不过也是仿真能力不够的无奈之举

学习了学习了！学习了学习了！

谢谢　能分享资料吗?