DDR2的等长问题

是不是DDR2的所有数据线等长，所有地址线等长，而地址线和数据线的长度不需要相等?

我用的是DDR2 333Hz的，地址和数据线的长度多少合适?

同组等长，不同组误差控制在500mil内，地址线和数据线可以不用等长。

DQ和DQS分组等长，地址可以不等长

以DQS为基准，数据线长度误差在25MIL之内；时钟线长度误差在1000MIL之内。

地址线不用等长，但走到不同DDR片子的分支应尽量等长。

 怎么来确定各组间长度的差异呢?

长度差异是根据你用的内存或者芯片的数据读写时序计算出来的！

+-25MIS似乎太严格了

看芯片的guidline哦

DQS是CLK出来的而数据的读取是参考DQS出来的,所以在等长上这三者关系是很密切的,具体要看芯片资料的建立和保持时间的裕量.而地址信号是直接参考CLK单沿采样的虽然说要求没那么高但在333MHz下还是要考虑的

是不是DDR2的所有数据线等长，所有地址线等长，而地址线和数据线的长度不需要相等?

我用的是DDR2 333Hz的，地址和数据线的长度多少合适?

同组等长，不同组误差控制在500mil内，地址线和数据线可以不用等长。

DQ和DQS分组等长，地址可以不等长

以DQS为基准，数据线长度误差在25MIL之内；时钟线长度误差在1000MIL之内。

地址线不用等长，但走到不同DDR片子的分支应尽量等长。

 怎么来确定各组间长度的差异呢?

长度差异是根据你用的内存或者芯片的数据读写时序计算出来的！

+-25MIS似乎太严格了

看芯片的guidline哦

DQS是CLK出来的而数据的读取是参考DQS出来的,所以在等长上这三者关系是很密切的,具体要看芯片资料的建立和保持时间的裕量.而地址信号是直接参考CLK单沿采样的虽然说要求没那么高但在333MHz下还是要考虑的