第1章   高速数字系统设计的信号完整性分析导论

1.1. 基本概念

高速数字设计(High-Speed Digital Design)强调被动元件的特性及其对电路性能的影响， 包括导线、印制电路板以及集成电路封装等等；

高速数字设计研究被动元件如何影响信号传输 (振铃和反射)， 信号之间的相互作用(串扰)；

信号完整性 (Signal Integrity，以下简称SI) 是指信号在信号线上的质量。  信号具有良好的信号完整性是指当在需要的时候具有所必需达到的电压电平数值；

信号完整性是保证系统稳定的基础，分析讨论系统信号完整性是非常必要的。

1.2. 理想的数字信号波形

无论是哪一种数字集成电路，理想的数字信号是指器件厂家提供的输出高电平(VOH)、低电平(VOL)、上升沿(tr)和下降沿(tf)等参数所描述的信号波形。

1.2.1.
理想的TTL数字信号波形

下图所示为理想的TTL（含LVTTL）数字信号波形

VOHmin=2.4V   VOLmax=0.4V    VT=1.5V±30mV（参考电平）

1.2.2. 理想的CMOS数字信号波形

下图所示为理想的CMOS数字信号波形

VOHmin=4.44V    VOLmax=0.5V    VT=2.5V  (+5V时)

VOHmin=2.4V     VOLmax=0.4V    VT=1.5V  (+3.3V时)

1.2.3. 理想的ECL数字信号波形

下图所示为理想的ECL数字信号波形

VOHmin=-0.96V    VOLmax=-1.65V    VBB=-1.29V±30mV（参考电平）

IC在系统应用中不可能达到理想的程度， 由于受到多种因素的影响，信号波形会产生各种变化， 但是这些变化的程度必须严格加以限制，  使之达到可以接受的程度。主要有哪些方面的设计上的问题会造成影响或者变化，，又有多大的变化，它们之间有什么关系等都是值得讨论分析的。

1.3. 数字信号的畸变(或信号不完整)

本节只讨论TTL信号发生的畸变，是因为从目前使用的情况来看， CMOS电路的输入、输出等外部接口电路已和TTL兼容，而ECL电路用得很少， 这里不加以讨论。 还有一些其他数字电路， 如LVDS、GTL、NMOS、PMOS等， 本节也不加以讨论

1.3.1. 地线电阻的电压降的影响——地电平(0电平)直流引起的低电平提高

见下图，图中虚线为提高的情况。提高幅度与IC的功耗大小、IC密度、馈电方式、地线电阻(R) 、馈电的地线总电流有关。 ΔV地= ΔI× ΔR

1.3.2. 信号线电阻的电压降的影响

a)  IC输出管脚经过印制导线或电缆到另一IC的输入脚，

输出低电平电流在印制导线或电缆电阻上引起一个低电平的抬高，其值为ΔVOL=IOL×R 。   见图中的上面一条虚线。

显而易见，低电平的抬高与印制导线电阻值及输出低电平电流有关，如下图所示：

    B点的低电平比A点的低电平高

注意:当IC输出脚为低电平时，如果此器件不是驱动器， 而是一般器件，则由于输出低电平电流太大， 远大于器件手册给出的值，输出三极管将退出饱和区，进入工作区，

使输出低电平抬高很多。如下图中上面一条虚线所示:

决定因素：端接方式

端接电阻大小

输出管饱和深度

输出管β值

  b)  IC输出管脚经过印制导线或电缆到另一个IC的输入脚，输出高电平电流在印制导线或电缆电阻上引起一个高电平的降低，其值为ΔVOH=IOH× R，见下图中高电平上的下面虚线：

IOH由下列因素决定：端接方式、端接电平、端接电阻大小

R由下列因素决定：线宽、线厚、线长

显而易见，高电平的降低与印制导线或电缆电阻值及输出高电平电流有关，如下图所示：

         B点的高电平比A点的高电平要低

注意:  IC输出脚为高电平时， 如果此器件不是驱动器，而是一般器件， 则由于输出高电平电流太大，远大于器件手册给出的值时，输出管也会退出饱和区，进入工作区，使输出高电平降低很多。如下图中下面一条虚线所示：

1.3.3. 电源线电阻的电压降的影响

IC的电源电压(