关于DDR的布线、终端匹配及VTT电压的选用

看到一块开发板，其上的DDR400的内存128M，数据线上两端都加了串连匹配电阻，地址线及控制线上，作了源端匹配，没有作终端并行匹配，即没有VTT匹配电阻，而Vref则用电阻分压产生。数据线上的负载为1：1，地址线上的负载为1：2，两片16位的内存组成32位总线。

其升级版的开发板上，DDR400内存为256M，4片16位内存组成32位总线，数据线上负载为1：2，地址线上负载为1：4，除了数据线、地址控制线作了串行匹配外，还在DDR芯片附近作了并行终端匹配，用芯片产生VTT，并经电感滤波后得到Vref。

现在有一个疑问，什么时候该考虑用并行终端匹配?跟信号线上的负载有没有关系?

另外，看到板上的线宽、线距为5mil/5mil，似乎对线距并无特别的要求，就连差分时钟离其它信号的距离也只有5mil，不像有些布线指导上说的要3W规则等等，数据线部分，5mil间距并行的长度超过1000mil，当然，信号线的总长也不会很长，最多3000mil。

是不是在信号并行长度较短的情况下，不必过于在乎间距?哪DDR2呢，看到某些DDR2布线上，真的是严格按等长，3W原则 来布的，大概要跑DDR2-666(333MHz)，很占空间。

1.并行匹配主要是考虑到负载过重，属于信号完整性的问题；如果接口下就1～2片DDR可以考虑串阻匹配的

2.由于DDR2的电平HSTL电平的，也就是时钟是伪差分的方式，没必要按3W做，等长是必要的，最好做VTT

有些DDR2器件中提到，DDR2的信号是SSTL_1.8V，其中CLK/CLK#是差分信号，DQS/DQS#是可选差分信号，也可选单端信号，其它则是单端信号，

从这上面来看，时钟并不是伪差分方式，我看到的设计中，所有信号线都做了等长，3W原则进行设计，关键信号，以及不同组间的信号，还用了4W。

没做过DDR2，因此不太确定。还请高手指点

我来说一下我的想法。如果是DDR2或者DDR3的话，一定要数据线分组等长度，地址线和控制线以及Command信号一起坐等长。看下面的数据线分组等长方法

Ÿ   SB0_DQS<7..0>, SB0_DQS0, SB0_DM0

Ÿ   SB0_DQS<15..8>, SB0_DQS1, SB0_DM1

Ÿ   SB0_DQS<23..16>, SB0_DQS2, SB0_DM2

Ÿ   SB0_DQS<31..24>, SB0_DQS3, SB0_DM3

Ÿ   SB0_DQS<39..32>, SB0_DQS4, SB0_DM4

Ÿ   SB0_DQS<47..40>, SB0_DQS5, SB0_DM5

Ÿ   SB0_DQS<55..48>, SB0_DQS6, SB0_DM6

Ÿ   SB0_DQS<63..56>, SB0_DQS7, SB0_DM7

而且走线之间的距离要做到15到20mil。差分登场误差要做到+/-10mil。

对于是否需要中断匹配，主要取决于走线的长度。如果走线的长度大与或者等于Tr/6内时间传输的长度或者可以用大与等于波长的1/12时候。就要考虑传输线效应了。也就是要进行终端匹配。

另外还有一个概念就是判定线长是属于长线还是短线，短线的话一般考虑前端串联匹配。如果是长线的话就要考虑终端并联电阻匹配。一般来说芯片都是由几欧姆到十几欧姆的内阻的。前段匹配的目的就是保证芯片的内阻加上你输出端串联的电阻的值的等于电路板上50欧姆的阻抗值

DDR2的时钟时伪差分，不需要按照差分来严格布线但需要严格等长，因为要保证180度的相位差关系。

需不需要匹配用仿真来说明，一般DDR2不需要匹配，除了地址控制的上拉VTT。

地址控制信号参考时钟做等长，但是没那么严格，因为只有时钟的一半的频率。

数据参考DQS来做等长，而且尽量严格等长。同时对DDR2来说最好每8位及对应的DQS在同一层布线。

DQS相对时钟保持在某个范围就可以了，但不能超出该范围。具体数值可以在芯片资料里面找参数计算。

可以说DDR总线的时序是最复杂麻烦的了。

DDR2是紧时序系统，通常的静态时序分析会得出较大的时序裕量。

但是考虑到 ISI, 走线串绕，短接电阻的误差，CIN的误差，走线等长的不匹配，参考电源平面的波动等等，

都会引起裕量的减少。

从MICRON的资料来看，最坏情况DQS，DQ的裕量只有15ps，也就是＋－80mil的等长要求。

实际中出现最坏情况的概率很小，但是必须控制同组等长，严格控制线间距的措施。

伪差分模式时，信号与输入的正端连接，信号的参考地与输入的负端连接。伪差分输入减小了信号源与设备的参考地电位(地环流)不同所造成的影响，这提高了测量的精度，并允许在仪器放大器的共模电压范围内与浮动信号连接。伪差分输入与差分输入在减小地环流和噪声方面是非常相似的，不同的方面在于，差分输入模式下，负端输入是随时间变化的，而在伪差分模式下，负端输入一定仅仅是一个参考。描述伪差分的另外一种方式就是，输入仅仅在打破地的环流这个意义上是差分的，而参考信号(负端输入)不是作为传递信号的，而仅仅是为信号(正端输入)提供一个直流参考点

6楼的兄弟，请教一下，什么时伪差分，按上述的描述，DDR、DDR2中所用的都是差分时钟呀?

1 小编的问题我也想问，就是关于串联匹配和并联匹配什么时候用，我的案子是一个DDR333的内存条。初始设计采用并联匹配(无串联匹配)的方式，现在考虑是否增加串联匹配。请高人指点！

2 也说3W规则，应该是走线与相连走线间距(W)同走线与参考平面距离两个距离(H)之间满足H>=3W规则。不知小编是否也是想表达这个意思。

理论上3W，指两线中心间距=3*线到地平面距离

一般的3W原则，采用的是，两线中心间距=3*线宽

楼上的，可不可以通过 QQ或MSN交流，我的QQ：6800454

MSN：yangyh80@htomail.com

由于DDR的控制器的驱动能力都比较强，所以串联匹配基本上是必须的。

如果你能够保证你的VTT电源的纹波很小，那么并联上拉VTT的电阻可以去掉，因为VTT的稳定性对信号的燥声余量影响非常明显

串连匹配也不一不定是必需的吧，在嵌入式应用中，DDR芯片一般离控制器很近，在我的一个设计中，就什么匹配也没用，只在两条差分时钟上各串了22欧电阻用来调节，其它线都是直连的，

支持！支持！

ddr中的数据同组同层的原因是什么

写的不错，我要好好学习学习，谢谢楼上的各位

很不错的帖子  顶

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