SDRAM时序的细节问题

    网上DDR的布线到多，SDRAM的布线缺几乎没有，看了许多资料之后还是有写问题，希望大家一起讨论.

   控制线长要>=数据地址线：分析2个控制线 RAW CAW 行地址为A0-A11,列地址为A0-A8。

   首先RAW与 A0-A11同时出发，地址线的setup时间为1.5秒，hold时间为0.8秒，为时钟周期133Mhz,既7.5秒。现在来分析，列地址线是否是在第一个时钟周期就被读取呢?资料上没说，假设第一个时钟周期被读取，设RAW飞行时间与时钟飞行时间相同，为Delay_raw,列地址最长线飞行时间为 Dealy_raw_addr,列地址内部线差最大的为500Mil,延迟时间为Delay_addr。

  当RAW飞到SDRAM后，此时地址线以到达SDRAM,什么时候SDRAM接到RAW才开始地址线采样呢?这个数据是不是英文RAW to RAW DELAY呢?假设RAW触发时间为 Delay_c,时序关系就为

   addr setup time <=Delay_c(RAW触发时间)-{Delay_raw(RAW飞行时间)-Dealy_raw_addr(列地址最长线飞行)}。

  这个应该没有错吧！如果列地址线是在第一个时钟周期就被读取，那么就计算addr hold time，

     addr hold time<=cly(时钟周期)-Delay_raw(RAW飞行时间)-Delay_c(RAW触发时间).

    这里就将addr setup time包含在了Delay_raw(RAW飞行时间)和Delay_raw(RAW飞行时间)里了

    如果是按这样计算的话，列地址线内部线差可以不考虑了吧！只要最长的列地址线到达时满足RAW出发采样时的addr setup time 和addr hold time就可以了。为什么大家总是要将线差控制在一定范围呢?这里只讨论SDRAM，DDR在时序要求上我觉得反而更容易高清楚。

   这是我的笨笨理解，谁能告诉我地址线内部线差计算的关系式?

  补充下:首先RAW与 A0-A11同时出发，地址线的setup时间为1.5n秒，hold时间为0.8n秒，为时钟周期133Mhz,既7.5n秒。