问一个比较幼稚地问题

从晶振出来地时钟线

走线宽度应该设成多宽?
是越宽越好?

还是按照阻抗匹配原则走线?

按照阻抗匹配原则走线.

谢谢

做了几年LAYOUT白做了

呵呵，老当益壮，不耻下问。

呵呵

呵呵，好像有时时钟要求宽点。但是应该根据阻抗原则

时钟高频分量高，走线过细过长损耗较大，边沿易变缓。

时钟阻抗控制保持一致即可，不一定非得50欧姆，线宽可以加宽。

我做的NB和SEVER差不多8mil就可以了，好象不用很宽

公司的要求不一样，有的公司那两根进芯片的线要走类差分，还要加粗到10mil，有的走正常线宽就行了，也不用走类差分，还有一种要求，不好描述。

我觉得俺差分来走 应该是最好的吧！
因为晶振的两个输出好像刚好就是相差半个周期的！

要看频率的大小，以及是无源晶体（XO）还是有源晶振(VC_XO,VC_TCXO)。

对于并联谐振应用的XO，线宽并无特殊要求：此应用的重点是晶体XO必须靠近处理器芯片的相应引脚，否则有些应用振荡无法建立（起振）！对高频（>20MHz）的晶体，相应晶体下面还要做“挖地处理”，目的是见效杂散电容地影响。另外，就是对相应区域的EMI保护：避免相邻信号的干扰（电源、高负载线等）

时钟信号线宽度一般在10mil左右，长度是越短越好，最好包地

学习了！