在高速PCB设计原理图设计时，如何考虑阻抗匹配问题

在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。

一般来说，在一块单板上要完全做到阻抗匹配是很难的事情；

现在一般关注高速信号的信号质量，在允许的范围内，阻抗不匹配也是可以接受的！

布线时尽量少打过孔，能一根线直连就直连

当然，在芯片管脚处还是会阻抗不连续的！

源端匹配和终端匹配

请问朋友，布线后用什么方法能比较准确的测量出关键路径上的阻抗值?PADS软件中是否包含该功能?

我只知道，PADS可以完成布线前的仿真，我们可以设置线的宽度、长度以及其它的参数。但是我不知道如何选择IC模型（我需要的是50欧的阻抗匹配），能否指教一下啊?

顶2 楼..基本上是这样...有阻抗的LAYOUT一般都是前段分析..后段验证

看看

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