sdram布线拓扑及端接

64bitsdram工作在132M,其他公用总线的芯片有flash(16bit) cpld 245 ,原来的板子用示波器测量数据线振铃好严重...

3.3v的供电,振铃达到了-2-->+6,是不是量错了?不过单独用示波器测量3.3是准确的.仔细看了原来的布线,拓扑基本上是

dsp出来分两叉,A支接sdram flash uart,B支接cpld 16245,当然不是很严格，有些是类似树形，dsp出来大家打过孔引过来。没有端接。

像这个系统，怎么考虑走线拓扑?及端接电阻，我想采用菊花链，但末端端接电阻阻值不好计算，好像功率是个大问题

一筹莫展了，求救！

133M SDRAM应该走一个简单的远端蔟型走线就不会有问题，单线阻抗控制在50ohm。走菊花链近端芯片的信号质量会较差

建议dsp出来信号可以使用串行匹配接到sdram和buffer，采用菊花连结构，buffer驱动再接flash和cpld，也采用源端串行匹配和菊花连结构

应该没有问题，但会是还是建议仿真一下，因为还应该考虑timing问题

菊花链是什么结构呢?

可是那些双向的数据线怎么加匹配呢?

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