关于仿真时激励上升和下降时间的问题

最近在做一个项目的仿真，拓扑结构是菊花链方式的，DSP,FPGA以及多个SDRAM，我仿真出来的结果是50M波形单调性就很差，客户说这样没问题，之前同样的做法100M都没问题。这就让我很困惑，我想是不是在仿真中给的激励信号上升和下降的时间太快了所以问题要严重一些?我用的是SQ做的仿真，激励的上升和下降时间一般就是采用IBIS中默认的[Ramp] 中的dV/dt_r 和dV/dt_f ，想请问各位高人，仿真时候如何来对激励上升和下降时间进行选择?还是就用默认的[Ramp] 中的dV/dt_r 和dV/dt_f来进行仿真?

我也在学习中

单调性不好，重要原因是拓扑结构引起的阻抗不匹配。和上升时间关系不是很大（如果用的是IBIS中默认的值）

一般就用默认的，没有必要改。

至于50M和100M能不能用，还要看timing关系，不仅仅是单调性问题。