SDRAM走线问题请教(有图示例）。
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控制时序的方法是等长，不知道你的板有没有绕线的空间，如果频率不太高（几十兆），尽量把线走短。
SDRAM100M左右，我就是为了控制走线误差不要过分太大才把线绕了各大圈 。（板子面积有限制）。图只看到部分SDRAM走线。另一部分距离BGA较远，走线较长，为了配合较长的部分走线，这部分只有绕长一点了。请有经验的人解释一下利弊以及好的方法。
谢谢！
这样的环没有什么关系,但要保证相邻的地平面要尽量完整.
数据线最重要保持线长一致(尽量做到10Mils以内),至于多长应该有规范规定的.每根数据线上过孔的数目和打法要一样.
阿鸣，你好。
我看过有的资料说走线要避免这种类似“回”字型的走线，说这样会形成天线，不利于EMC.另这样走线对于线间窜绕是否很大?
再问阿鸣。“过孔的数目和打法要一样.”过孔的数目是否一定要相同?一般一个过孔会有几十PS的延时，可否换算成走线长度来控制时序?
谢谢！
下面开口尽量大一些,不要靠的太紧,也就说144SO-DIMM槽中间的走线可能的话分开一点,当然难免这样的走法会造成一定的EMI问题,但我觉得为了数据线的等长时序,只能做此取舍了.
好的，谢谢。现在继续去布板。
我觉得阿鸣小编的10mil的线长差要求太高了。100mhz下信号的上升沿大概持续0。1ns以上吧（按1%个周期算），这段时间里信号大概能跑1。4cm,大于500mil吧。我们这里百兆左右的东西对等长的要求大约就是所有线长差值不超过500mil.实际上我们上次画的板子数据/地址线长差了2、3千个mil，还是很好的在85mhz上跑的。sdram可能要求高一点，但10mil还是有点苛刻吧
呵呵，的确严格了一点，SDRAM即使跑在133MHz下，数据线相差1000Mils一般也可以工作，在DDR里面，数据的传播速率提高了一倍，这样的要求就很有必要了。不过我还是觉得严格一点好，除非因为空间和其它因素限制，养成良好的习惯啊，从小处做起。：）
刚才量了量我正画的板子，数据线从控制芯片到dimm插槽的距离最长于最短的相差了2000多个mils。
咋办?
：）
想办法尽量一致了，布线规范上应该有长度要求吧?
不改的话，对于主板来说就会影响内存能工作的最大频率或超频特性。
开发板的参考设计里只对两个dimm插槽的时钟时延有要求，数据线没提。
但我从intel网站上当下来得资料看，总长应小于4000mils。这不可能做到，因为我要参考开发板的布局，开发板上的布局的直线距离都大于8000mils。所以没仔细考虑数据线长度的问题。
好的，尽量想办法一致吧。：（
呵呵，design guide上的东西有时候不用理它。
他提供的都是对他所建议的布局所作的要求，所以可以看到的大家的主板上的布局基本上都是一样的，没见那个公司别出心裁过，但如果你要作其他应用的话，布局一变，显然情况就不一样了
xue xi
用sigxploer 和designer 来simulaition 一下
关注中！
其实不用这么苛刻的
跑在133M相差1000mil没问题
先留个脚印便于以后学习