16层高速电路叠层与信号分布

 Hi 各位大侠看看下面的叠层图是否合理?图2中的走线是否有问题?需要精确控制阻抗的高速时钟线和高速线这样走线是否有问题?阻抗计算时还能再取L2/L5吗?

我的观点是：叠层与如此走高速时钟线 都不可去

大家根据自己的理论和观点来讨论一下吧

我之前也遇到过类似的问题，不知道小编的板出来没有，测试结果怎样，希望有机会交流下。

不太明白LZ的意思， 为什么不能ref L2,L5? L2,L5都是GND,挺好的阿，尽量keep L3,L4 层走线垂直。