关于V4阻抗匹配的问题

我设计的PCB上，系统时钟为300M,需要多个ADC输出的大量LVDS差分线对将数据送入Virtex-4 FPGA内。
如果采用100欧姆电阻进行输入端接，需要很多PCB面积，很难设计。
FPGA的Datasheet上说1.采用数字控制阻抗匹配(DCI)就可以免去端接电阻，2.内部有差动终端电阻, 选择TRUE就可以了.请问这两个选择哪个更合适.

如果选择2的话，那么FPGA的输入输出端都不用外接阻抗匹配了吗，还是只有输出端不用接呢?

Virtex-4 FPGA IOBs provide a 100Ω differential termination across the input differential
receiver terminals.（这句话的意思是说只有输入端才有这个功能吗）

刚接触这个，如果问题比较幼稚的话，大家原谅以下，谢谢

努力点吧