SDRAM的setup time及布线

5个BUFFER SDRAM,采用普通的外部时钟,时钟及工作频率125M.已知:
控制器写操作CLK Rising Edge to Data, Add, and command Valid最大为6ns,输入setup time及hold time要求为2ns;SDRAM输出的tAC最大为6ns,tOH最小为2.5ns;输入的data及addr的setup time     和  hold time要求最小为1.5及0.8ns.PCB的走线延时小于0.5ns(未等长),控制器时钟和SDRAM时钟等长.在最差的情况下,读和写的Setup time为8-6-0.5=1.5ns.(写操作setup time时序裕量为零,读操作setup time时序裕量为负值).如果算上负载引起的上升沿退化,情况将更差.不知道这样分析对不对,应该如何处理?高手都来说说.

都挂了一天了,沙发也没人坐呀.是不是125M太低了都去设计DDR2了?自己顶上去.

好问题

普通时钟的时序计算，最头疼了。

在ＡＬＬＥＧＲＯ区里边有Ｃadence普通时序的文章，还可以，可以看看嘛，这东西几句说不清楚，叫什么＜Ｃadence时序仿真＞！

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学习

小编描述的很不清楚，何不妨将控制器和颗粒的输入输出参数单独分行列出来?此外，还有一个，建议将参数进行描述。有人想回答，无奈你的这些参数没有说明！