是不是间距设的小的原因？
建议你测试一下DDR的波形，看看时序要求是否满足。
原因可能正如你说的，间距小导致串扰较大，这还与平行长度有关，另外可能是长度匹配没有做好、拓扑没有设计好等等。
肯定不是间距问题,我用间距3.3,更高频率都没有问题.
晕,我也不知道什么原因,线长我匹配了,
不知道各位高手在设计高速PCB时,都注意什么问题,因为我们这没有仿真的.
3.3mil都能跑?难以置信啊！HyperLnx仿真肯定通不过！
我设置6mil的间距，仿真之后，串扰都很大，别说3.3、或者4mil了！一般如果满足3W原则之后，串扰问题将可以不考虑，如你布10mil的间距，肯定不会有串扰，但是，事实上，很难做到...
此外，3.3、4mil如此小的间距，好像国内厂家还做不到吧?建议lz首先问问制板厂，应该是中间层至少间距达到6mil才能做！外层至少要求5mil才可以做！
也特别想知道_hhh_是让国内什么公司做的线路板，能满足3.3mil的间距?
如果板子要拿个国外去做,中国还能成为廉价的制造中心吗?
楼上的兄弟"中间层至少间距达到6mil才能做！外层至少要求5mil才可以做！"是书上说的吧.
现在大部分厂家都能做到5MIL,4MIL,线宽线距与铜厚有关.
顺便问下小编,你用的CPU是什么,DDR呢?
你CPU的频率上升到400M时,DDR的频率有没有跟着上升呢?
cpu是imx27,DDR是HY5MS7B2BLFP-H，测试是用仿真器看的，所以根本就看不出来＂CPU的频率上升到400M时,DDR的频率有没有跟着上升＂，再说我只管ＰＣＢ，对调试也不怎么懂，我不知道象这么高的速度是必须做仿真，还是靠经验布ＰＣＢ板那．请指点，，，多谢．
1/可以负责任的告诉大家，我问的是天津普林制板厂，他们的技术员如此告诉我的。因为中间层一般是1盎司的铜，所以，间距6mil，比外层的0.5盎司铜要求的间距（5mil）宽些...
2/想知道lz板子的层叠结构和阻抗要求，如果没有对制板厂提阻抗要求或者层叠结构，那么制板厂会按照常规制造来生产。而lz恰恰选择那么小的间距，我比较怀疑是串扰问题...
小编你把你的QQ发给我吧, bjm2004@126.com 我现在也在用MX27.可以交流一下.
很多时候这种问题不是PCB设计的问题.
不好意思,我们公司不让QQ.
好象问题解决了,调试的人说,大概是仿真器的速度跑不上.不是板子的问题..
多谢各位的热心帮忙了！
尽管技术日新月异，如果是表层4mil，最好还是要和厂家确认。
小编说的问题应该不是串扰的问题。频率提高后跑死，很可能是时序问题。测试下时序余量