关于信号完整性中串扰问题------大家谈谈
大家都谈谈，互相交流。
这次主题是：串扰的产生和如何避免
随着系统速度的提高和封装引脚的增加，印刷电路板的设计也越来越复杂，由于板上的走线的也越来越密集化，串扰成为了困扰很多设计者的一个问题，逻辑状态的错误，邻近传输线上数据的跳变，本身电压的变化，数据断断续续的传输，这都是由串扰引发的一系列症状。所以本文我想就信号完整性的串扰问题做一些简单意义上的阐释。
串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰.过大的串扰可能引起电路的误触发，导致系统无法正常工作。
串扰是由电磁耦合形成的，耦合分为容性耦合和感性耦合两种。容性耦合是由于干扰源
上的电压变化在被干扰对象上引起感应电流从而导致的电磁干扰，而感性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。因此，信号在通过一导体时会在相邻的导体上引起两类不同的噪声信号：容性耦合信号与感性耦合信号。
-----------摘至《信号完整性之串扰》Jimmy/Ming
这与PCB布板有关。
我认为信号线要么用差分对，要么用地线隔开的微带线。（地线要良好接地）
若信号频率允许，可用带状线。（太高的频率最好不要有过孔）
（这应与器件的封装引脚有关）
可是在实际布线中，不一定都能用地线来隔离，是否用差分对也取决于IC芯片设计。
特别是一些布线密度较大的板子，我们怎么才能尽可能减少串扰的影响呢?
1、容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大，减小负载阻抗可减小耦合干扰的影响。
2、尽量增大可能发生容性耦合导线之间的距离，最好导线间用地线隔开。（地线良好接地）
3、对于感性耦合，尽量降低回路数量，减小回路面积，不要让信号回路共用同一段导线。
4、阻抗问题，一定尽量做到匹配。
5、信号线与地面的高度要控制（最好在10mil左右，这是我的看法）
6、信号频率允许的话，相邻的线可走不同的层。（若频率允许，信号线最好走内层，紧靠地层,不同层的信号线最好垂直）
7、增加地层。
以上看法纯处个人观点
基本同意hmshou的看法：
第五点，信号线和地的高度是越小越好(小于10Mils）吧?当然前提是保证走线的阻抗在设计范围内。
避免串扰的措施
在实际PCB Layout设计中，为了避免串扰的干扰，我们可以尽量做到以下几点:
1) 在情况允许的情况下,尽量增大走线之间的距离.并且不要走长平行线。
2) 地平面和传输线之间的距离保持在10mil之内。
3) 在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离作用，从而减小串扰。
4) 高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰。
5) 必要的时候还可以采用自身屏蔽线来减小串扰。
6) 在走线的时候运用3W规则，即保证线间距不能小于走线的线宽。
7) 内层走线（Stripline）之间要保证比表层走线（Microstrip）更大的线间距。
8) 一些重要的信号线（如时钟线），尽量走在中间层，并靠近plane层。
9) 在多层板设计中，层间距可能很小，尽量错开层间的平行线，保持足够的距离。
10) 信号不要跨过地平面的断槽，在打过孔的时候注意不要太密，防止截断铺铜区。
11) 走线尽量避开铺铜区的边沿。
12) 差分信号要保持相同间距和长度走线，即平行走线。
13) 对噪声敏感的信号线要远离其它走线，适当的时候考虑周围加保护地线。
3）前后向串扰的综合计算
在实际中,我们需要更多的考虑到各种情况对串扰的影响,近远端是否匹配,如此对串扰计算大小的影响等,下面我们从三个方面来介绍如何计算两平行线件的串扰电压问题。
首先,当平行线完全匹配时,看图17中的case1,由于没有近端反射和远端反射,所以前后向串扰并没有迭加,所以得到的串扰电压如后图所示.在这种情况下,前向串扰幅值
A=V(input)(Lm/L+Cm/C)/4
持续时间为2X(LC)1/2+Tr ((LC)1/2为单位长度下信号传输时间)，上升下降时间为Tr,后向串扰幅值：
B=-V(input)X(LC)1/2(Lm/L-Cm/C)/2Tr
这里假设持续时间和上升时间相同，均为Tr。
在case2的情况下,远端接大负载,由于前向串扰的反射,所以后向串扰的电压图如图中所示,此时后向串扰的振幅和case1相同,但是在T=2X(LC)1/2的时候,由于前向串扰的反射迭加,将出现图中所示的波形.振幅B=C/2.而后向好串扰不变,值大小为
C=-V(input)X(LC)1/2(Lm/L-Cm/C)/ Tr
Case3情况是在近端接大负载的情况下，近端反射系数为1，将导致后向串扰在近端反射，那么将和前向串扰形成迭加，如图。此时
A=V(input)(Lm/L+Cm/C)/2
B=-V(input)X(LC)1/2(Lm/L-Cm/C)/2Tr
C=V(input)(Lm/L-Cm/C)/4
同样的道理,还可以分析出两端接低负载情况。下面,我们举个实际的例子来分析：
我们有下图的一对传输线,并且处于完全匹配情况下：
L11=L22=9.826nh/in.; L12=L21=2.103nh/in
C11=C22=2.051pf/in;C12=C21=0.239pf/in
V(input)=1,Tr=100ps,X=2in.
带入A=V(input)(Lm/L+Cm/C)/4
可以得到V(1)= (2.103/9.869+0.239/2.051)/4=0.082V
V(2)= - 2(9.869*2.051)1/2(2.103/9.869-0.239/2.051)/2*0.1
=-0.137V
如果为不匹配现象,则可以按Vx=V[1+(R-Z0)/(R+Z0)]计算,其中Z0=(L11/C11)1/2。
-----------摘至《信号完整性之串扰》Jimmy/Ming
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[此贴子已经被阿鸣于2002-3-19 10:56:36编辑过]
我的一点看法：
(3)必要时还要沿着隔离地线上打到地平面的过孔。线两边都有地过孔的话就可以形成波导。
（7）请问这是基于什么考虑?我只知道从温升来说，内层的间距要比表层的大。
（8）时钟线如果要换层，最好在换层附近加一电源和地平面间的去藕电容。
（10）还要注意有插座的地方，过密的插座会截断地平面。
（12）差分线间距应较小，保证耦合的紧密性，这也是差分线抗干扰能力强的一个重要因素。
“（12）差分线间距应较小，保证耦合的紧密性，这也是差分线抗干扰能力强的一个重要因素。”
差分线间距应是一个问题，个人观点不同！
我认为与器件管脚封装有关。
如果严格的从抗干扰观点上来说差分线的确应该离的很近，但这样会严重影响其差分阻抗。
对于一些系统级的主板来说，频率不是很高的情况,可能阻抗的一点点变化对整体性能影响不是很大，但在很高频的情况下，就不同了，微小的阻抗差别会造成严重的损耗。比如在10G甚至更高的芯片封装设计中，客户一般要求阻抗达到50ohm，而差分阻抗为96-100ohm，在100ohm的情况时也就是说两根差分线之间无耦合。他们更注重的阻抗要求，而避免干扰可以靠远离其它走线或者采用CPW结构达到要求。
7) 内层走线（Stripline）之间要保证比表层走线（Microstrip）更大的线间距。我是用Hyperlynx做的仿真看到的结果。好像从电磁力线上看，微带线很多能量散到外部，而Stripline干扰信号能量能比较完全集中在耦合的信号线上。
有没有什么具体的资料?
有一点我想说的是，在强电情况下的抗干扰，信号线不可能与地线的距离太近，你们有什么好的建议。
另外差分对的设计是取决与设计芯片还是取决设计pcb时的思路
阿鸣:
你能否将你的那份资料传给我.
急需
谢谢！
哪份资料?
在阻抗与干扰之间一般更偏重那一边（问题有点土！），实际情况是，若需要较低的
板阻抗，介质层应该薄一些，但是干扰会变坏，怎样折中呢?
用不同的介质试试。
阿鸣，可以把《信号完整性之串扰》这篇文章发给我看看吗?
谢谢！
OK，给你发Email了
阿鸣，
我正在看CROSSTALK的一些资料，也把你的那篇文章发给我吧。
谢谢。
我的邮箱：marineyf@sina.com
发了
谢谢，已经收到了，正在看！
以上两位小编间的交流，让我受益匪浅，请问您们有关于信号完整性（反射，串扰，振邻，匹配等）方面的书吗?能mail? zhangta0097@sina.com.cn ; wodelan@sina.com.cn,thanks
有的资料大多是英文的
我现在想着把我手头有的一些资料传到哪个ftp上和大家共享。
我这里有大概5,6百兆的文档资料，自己也在慢慢学习。
那太好了，大家一起努力。
很有见解。谢谢阿鸣
please tell me,why are the impedences of difference lines 96-100ohm?
a'ming please tell me. thanks！
你的仿真结果是对的
但你没注意到内层走线的电力线是比较集中，但是整体强度会相对小一些
麻烦你也给俺一份吧，谢谢
能不能给我一份啊！谢谢
zebrayzl@21cn.com