高速pci设计求助
近期要设计一块64bit/66m的pci卡，采用plx9656（32bit local bus），要求持续传输速率〉150mbytes/s，现有如下问题不是很清楚，希望大虾给与帮助，谢谢
1：大虾们都说尽量在top上走线，但由于选用的是bga256封装，不知该如何处理为好?
2：电源方面，采用电源模块将pci板上的5v转为3.3v供板上大部分器件的vcc作为一个电源层，而pci总线上的3.3v不直接应用，而是利用另外的模块转换为2.5v，不知这样该如何处理?是不是要把pci插槽上所有的3.3v都引出来?在top层可以么?还是专门在做另外一个电源层（暂不考虑成本问题）?
3：看到有大侠说pci设计为14层以上，就有可能插不进去，但是我们的系统恐怕要在12层以上了，这种情况如何是好?
4：能不能给一块pci版图参考一下啊，很多初级问题不是很清楚，本人email：zhwj408@126.com，希望大家能够给予指导。
谢谢大家，请大家不吝赐教
PCI的单板设计一般不会很复杂。主要是系统的PCI设计有些困难。
主要是PCI只有66M阿 ！
这块PCI太简单了
大侠说说阿，别光说简单阿
就是就是，
PCI 随便走啦！
pci总线的布线的特殊要求
pci的频率一般不是很高好像只有三十几兆，请问走线时有什么要求么?特别是时序方面的。阻抗要求好像是保证65欧姆左右，有的说还要加匹配电阻，但有些板子上没有加匹配电阻也没有严格按照65欧姆来设计好像也问题不大。
（1） 信号线的长度和速度，必须保证能够使总线信号在10ns的传播延迟时间内在总线上往返一个来回。
（2） 在总线的任何驱动点上，其负载阻抗必须能使一个PCI输出信号依靠一次反射便可达到输入信号的指标要求。对扩展板也是一样。
（3） 在32位和64位板上，所有32位接口信号的最大走线长度为1.5英寸。
（4） 在所有的64位板上，用于64位扩展的附加信号线走线长度最大为2英寸。
（5） 无论是32位还是64位板，其上的CLK信号走线长度为2.5+-0.1英寸，而且只能连到一个负载上。
这是pci卡，若是用pci总线串接设备呢?
同样有这样的长度要求，pci总线是靠反射波工作的。如果物理困难的话可采用加终端电阻的办法来解决
如果有串接几个device 的话，到每个device 的PCI BUS要布到等长，当然有一个误差范围，建议误差控制在线长的3%以内
pci加终端电阻：从金手指出来不用加。系统内可加。信号好点
如果在中间层走线，时钟=2.5inch,数据和控制<1.5inch还能成立么?
我们可以从下面的几点来分析一下PCI：
1 首先，PCI系统是一个同步时序的体统，而且是Common clock方式进行的。
2 PCI的电平特点是依靠发射信号叠加达到预期的电平设计。
3 PCI系统一般是多负载的情况，一个PCI的桥片最多按照PCI的规范可以带6个负载（好像一般系统也不会操作5个）。
4 PCI的拓扑结构可以是菊花链等多种拓扑结构，选择什么样的拓扑结构需要根据系统的布局和仿真结果进行设计。
5 另外PCI的AD信号线是双向的，需要在布局和仿真的时候关注PCI的slave和Master之间的关系。
指导了上面的几个问题我们可以根据PCI规范以及PCI的仿真结果大致得到下面的几个约束：
1 PCI的各个时钟之间的Skew不要大于2ns。
2 PCI的flight time不要超过10ns（自己拿一个系统计算就知道为什么这样规定了），这个是针对33M PCI进行越是的，这个延时只的信号从一个设备传输到另一个设计后，经过反射回到最初的芯片的传输延时，包括，PCB走线延时，和因为驱动器buffer（包括拓扑）造成的信号畸变的延时。
3 PCI的阻抗设计需要根据实际的系统进行仿真决定，PCI规范的推荐值在50－110ohm之间。
4 需要考虑一些特殊的信号走线的延时，比如REQ＃。可以查一下规范我记着应该有特殊的要求。
5 PCI规范上面规定的2.5"和1.5"的大小那是为了规范各个不同的PCI厂家的规范进行的。如果你在系统的板上面进行设计，只要计算的时序满足要求就可以了。
6 如果存在PCI的桥片，这些桥片一般都会通过PLL或者DLL的时钟调节PCI设计的setup和hold时间，这些时钟的处理可以根据实际的芯片进行调整，一般的要求是延时和PCI CLk的一样，记住这里的延时不仅仅是指PCB走线的延时。
7 如果你设计的是CPCI系统，终端电阻是需要考虑的。大家如果有研究就会发现CPCI系统的槽间距是有要求的，好像是0.8"，为什么?从时序和PCI信号反射的角度考虑，而且需要仿真决定stub长度以及电阻的大小
VT8235 South Bridge can support up to maximum five PCI slots or PCI compliant devices. A topology example of the PCI bus on an ATX form factor is shown in Figure 4-2 below. The connection from VT8235 South Bridge to four PCI slots is in order of PCI4, PCI3, PCI2 and PCI1. PCI1 is the furthest slot from VT8235 South Bridge chip. PCI signal traces may be placed on either the component layer or the solder layer.
PCI control signals always require pull-up resistors, typically 2.2K-ohm pull-up for 5V signaling and 4.7K-ohm pull-up for 3.3V signaling, on the motherboard to ensure that they do not float during the PCI idle state. Therefore, each of the following signals IRDY#, TRDY#, DEVSEL#, STOP#, LOCK#, PERR#, SERR#, FRAME#, INTA#, INTB#, INTC#, INTD#, REQ64# and ACK64# for the PCI interface requires a 2.2K-ohm pull-up to VCC5. The REQ# signals need 2.2K-ohm pull-ups to VCC5. The GNT# signals need 4.7K-ohm pull-ups to VCC3. The layout guidelines for PCI signals are listed below:
Maintain 5-mil trace width and 10-mil minimum clearance to its adjacent signals. (
Typically, 10-ohm series terminations are recommendedfor all PCI clocks. A typical 22-pF bypass capacitor is also required for each PCI clock. Depending on how the system isdesigned, the values of the series terminations and bypass capacitors for the PCI clocks may vary. For clock alignmentconsiderations, trace lengths of all PCI clocks should match the longest one. Layout guidelines for these PCI clocks are listedbelow:• Maintain 6-mil trace width and 24-mil minimum clearance to its adjacent signals. (6:24)• The trace length of the PCI clocks before series termination resistors should be less than 1".• The trace length of SPCLK is 3" longer than that of PCICLK4 (the longest PCI clock) for aligning PCI clocks.
在 Intel的PCI的规格上说明，SETUPTIME >7ns,hold time>0ns，我从来没有遇上过pci测试中SETUPTIME，hold time不符合要求的，在pci 的布线中，时序余量很大的，参考人家的板子和规格说明，一般没有问题的。
顶一下
6楼的厉害哦！只可惜我今天才看到……