电容并联和时钟上升沿的电路问题！

      CPU和SDRAM之间有两时钟，发送和反馈时钟，板子回来后发现反馈比发送时钟短了大概300多MIL,导致板子经常崩掉，厂家给的意见是在发送时钟的串联匹配电阻两端并联一个电容，我有点困惑这个电容是干吗用的，一直在我的概念中在端和地处并联电容的话会使得波形上升沿变缓，我仿真后发现在接收端的时钟波形上升沿变陡了，原先理解是RC滤波，把低频给滤掉了，但发现一般的RC滤波电路好像不是这样连接的，想请教高手指点下

有一定的延时作用

作延时

如果是做延时用的话接收端波形上升沿不是应该变缓了么，但为什么我仿真出来接收端的波形上升沿是变陡了呢?我开始也认为是延时，可一延时的话就相当于在上升时间不变的情况下加大了发送时钟线的布线延时，那和反馈线之间的距离不是越拉越大了么?

那是加速作用，选容量小的。

?电容容量大的是延时，容量小的是加速作用?

选容量是加速作用 。

可做简单的计算，假设频率f，电阻r，电容c，特性阻抗z，（z/((1/j*2*PI*f)×r/((1/j*2*PI*f)+r/)+z))/(z/(z+r))表示加电容后变化，可以看出幅度大于1，且相位超前。

谢谢

高人

牛

电容和电感在不同频率的时候表现出来的特性不一样。要看频率再选电容。当然电容是把电流相位提前电源相位，在它变现为容性时。

还有所谓上升沿变陡我认为是SDRAM数据在0，1切换的时候电流不够才会缓，如果加一个小电容就可以提供瞬间电流。这样上升沿变陡是正常的。

不知道是否是这个样子，请高手指点

顶啊，好东西

发送时钟的串联匹配电阻两端并联一个电容

在串联匹配电阻两端并联电容也就是电容和电阻并联，这个当然是使沿变陡阿

但是不知道这个东西为啥能解决你的问题，发送时钟的串联匹配电阻应该在源端，也就是离信号源很近，信号过了电阻好才会分成去sdram的和反馈的，既然你的问题是反馈路径短，那就应该从反馈路径上作修改，而不是从信号分开之前做修改。

除非sdram的clk输入端的电路和cpuclk反馈输入端的电路不一样

（z/((1/j*2*PI*f)×r/((1/j*2*PI*f)+r/)+z))/(z/(z+r))什么意思啊。好像也不对。

可我仿真出来发现确实时加速作用的，上升沿变陡了

学习了~