高手请进——时钟线问题

      源时钟有好几种变形，以CPU和SDRAM之间为例，读时有一反馈时钟，有的是在CPU内部环回的，而有的则是CPU发一路时钟到SDRAM，然后SDRAM再回一路反馈时钟，通常我看到的DATASHEET上都要求反馈时钟和写时钟要求一样长，这点我不太明白，请问是设么原因，最好是从公式的角度推理！

看到一个说法，说为了保持时钟同步，若使得反馈时钟和发送时钟一只可使两者的相位一致，这种说法对不对?能否解释下不太懂

你还没搞清楚信号的读写关系啊！

呵呵，人比较笨了，基本上是差不多了，不过感觉时钟这东西越看发现东西越多，回过去想想又有新的问题出来，因为要写论文，很多东西需要刨根问底才行，希望大牛们能帮小弟一把

一般是因为处理器内部有一个锁相环，通过这个来把布线产生的时延调整过来

你可以想想时钟怎么样能够正确的把数据逮到就可以了,呵呵

谢谢你的回复，

是不是可以理解是通过两则时钟一致，从而使得输入和输出端相位频率一致，那如果是这样的话就说明这个反馈时钟和数据线读写时序是没有直接关系的，他只是为了迎合锁相环的功能得到一个稳定的输出时钟的作用?

还有一点困惑，我的板子经常会崩掉，和发送和反馈时钟不等长是否又关系?

CPU的反馈时钟应该是用来读数据的

其实说了这么多，都是为了时序满足我们的读写要求。还是去理解一下建立保持时间，了解时序分析，基本上就能理解你描述的这个问题了，调节时钟相位，都是为了保证我们芯片读数的建立保持时间足够大，也就是保证设计裕量尽量大。