高速时钟并联电容的问题--向高手请教
我在一些原理图中看到高速时钟信号都会通过一个小电容接地（一般10pf）。我的理解是这个电容是为了滤去高频噪声用的。但是由于电容的存在，肯定会影响时钟的沿，所以我想请各位老大们指点一下什么条件下有必要加这个接地电容，同时这个电容应该放在源端还是终端好啊，谢谢了。
呵呵，要是我理解有误也请指出来
应该起相位调节作用，我有个CCIR656的信号线中，由于时钟布短了，必串在终端串入33欧电阻，并入20PF电容，TV输出才正常。
终端串33欧的电阻，这有什么用啊?你是说在终端33欧是串联的，而20p的电容是并联到地的吗?
我的理解要是做RC匹配的话也应该是在终端并联电阻和电容。
如果你的CLOCK信号布短了，在终端串电阻并电容的话，这样可以起到延缓边沿的作用，这样等效于将clock信号的传输线延长，将传输时间延长。正好解决了你所遇到的问题。我所遇到的问题大概和你有点不同，但是还是非常感谢你的回复，呵呵。
我现在对此有了一点理解，那就是：
如果考虑EMC的话，应该将这个小电容放在源端，这样可以将时钟信号产生的谐波滤去，但这样会影响时钟的边沿，就是影响时钟信号的完整性，这就使所谓的SI的问题了。为了平衡这两者之间的矛盾，取一个合适的小电容值使得在满足时钟信号要求的前提下最大限度的滤去高频谐波信号。
如果考虑接受端对时钟信号质量的话，应该将小电容放在终端，这样可以将在时钟信号的传输过程中耦合到的高频噪音滤去。
呵呵，所以现在我很矛盾啊，希望各位老大们指点指点。
如果有理解的不对的地方也请指出来，呵呵，谢谢了。
关注中
因为我也不懂
抑制高频噪声的.位置好像不重要
我觉得还是有一定影响的，呵呵，只是不是很确定。
继续期待着老大们确切的指点。
电阻应该是串的,我个人认为这是终端匹配问题,跟据线长的大小串联阻,对反射波起到阻尼的作用线长超过12英寸就要用到匹配网络,这有很多种,要看具体情况了.rc的比较多
1.源端电阻是必须要串的，以满足源端放射系数为0的要求，保证远端信号的完整性。
2.对地的电容，不是滤除高频的作用，而是调整timing，各个传输线有时候是存在一个时序关系的，比如3个传输线的时间延时必须保持在200ps内，如何保证，就是通过调整对地电容来解决。加电容，对于高速信号其实是有害处的，如果可以保证timing，当然不加是最好，至于你说的加在什么地方，一般加在远端。
我觉得具体问题要具体分析。
1。源端电阻一般完成阻抗匹配的作用，但是也有时候会跟后面的对地电容组成一个RC，对时钟进行相位调整（延时），来调节TIMING.
2。关于对地电容，一般是为了EMC加的，本质上也是起高频滤波作用。但是大小要严格控制（一般比较小，在10PF以内），不然会严重影响时钟信号的质量。也有如上面所说，起延时作用，来调节TIMING.
所以很难说源端电阻和对地电容具体起什么作用。有时候它们会起多种作用的。
我觉得对地电容的放置位子没有什么具体要求，那要看是为了滤除哪端的高频分量了。这要根据EMC原则来定。
这个电容主要目的不是高频滤波，主要是为了缓和时钟的沿，为的是降低EMI辐射。
我觉得 翠竹人家 没有理解到问题的本质：
缓和时钟的沿只是一个表象，本质上也是因为电容滤掉了时钟的高频分量。
才导致时钟的沿变缓，我们知道时钟信号都可以理解为n次正弦波迭加产生，当高次谐波被滤掉后，必然会导致时钟的沿变缓
受教
谢谢
在EMI问题里面占大比例的是时钟信号及其高次谐波造成某个或某些频点超标，因此我们在设计中，在保证时序有足够余量的前提下，在时钟输出端并联小容值的电容使时钟上升沿变缓。
一般这种电路出现在时钟buffer的输出端，10楼和11楼的两位一个从功能上介绍，一个从原理上描述。增加的容值也确实是9楼/11楼讲述的在pf级。这个pf级的电容一般在原理图上面是预留的。同时从PCB布局和检查上面来看，这颗电容应该布局在时钟源的输出端。从走线上看，应该让走线直接穿过这个电容的pin脚，避免引入额外的stub。
不过有另外一个用途也是楼上一位朋友说的，该电容可以起到调节timing的作用，这种情况出现在ZDB时钟buffer的时钟feedback上（也把这种调节方式称为circuit skew adjust）通过增加电容避免了额外的绕线。
对于这种高速时钟，增加对地电容也需要注意其它方面的问题。如果是core、fifo等直接提供给IC工作的时钟，在时钟内部如果没有PLL电路的话，这个时钟是需要特别注意的。走线、增加离散器件都会直接引起系统工作不稳定的问题。比如对于网络类的IC，没有内部PLL的25M时钟如果增加的电容稍稍偏大，很有可能引起丢包现象。对fifo，更是如此，不好的布局、走线、以及增加的离散器件可能会引入jitter，jitter的累计会造成fifo溢出/或者读出错误等。如果内部有PLL，一般问题会少很多，这对部品选型提出了要求，一点拙见。
是为了提高时钟的精度的
我调试3.5寸TFT液晶显示屏(230*240)的时候也遇到类似问题，就是CLK上并一个小电容到地，为56p的，刚开始图像边沿过渡的地方有镶边，最后发现是这个小电容容量大小不对，调节到47p就好了，不要也不行。
1/其实不同的器件对信号的接收要求不一样,一般Buffer的输出串阻是必须的,因为一般驱动能力比较强,串阻可以抑制过冲和反射;
2/如果是多负载的时候(可能边沿有回沟)要通过仿真是否需要电容,这个时候电容放在负载端优化边沿.
3/有时候要根据接收器件要求满足不同的电压接收及时钟抖动要求.不能一概而论.
受教了！谢谢！
受教育了