高速电路时序问题

最近一段时间看了一下有关时序的问题?

不知道大家如何理解的?我在这里就抛砖引玉了。

论坛上有很多人都把公式给搬出来，有没有个比较好的归纳与总结?

我这里也有两个公式：

Setup Margin time:

        T(margin_setup)=T(cycle,min)-T(drv,max)-T(setup)-T(prop,max)-T(skew_setup)-T(jitter)       (1)

Hold Margin:

        T(margin_hold)=T(drv,min)+T(prop,min)-T(hold)-T(skew_hold)                                               (2)

可能大家常见的还有两个时间量：T(co),T(flight)

Define T(co) as the delay from the input clock to the output data when driving into the test load.

Define T(flight) as the delay to the receiver minus the T(co).

By definning the timings in this way, the flight time accounts for the propagation delay of the interconnect PLUS the  difference between the driver delays when drving test load vs. the system load.

所以我们根据T(co)与T(flight)的定义可以得出一个结论：

T(drv)+T(prop)=T(co)+T(flight)

所以上面(1)、（2）的公式应该可以被简化。简化过程可不必说了。

从（1）（2）我们可以计算出Hold与Setup的时间，特别关注的是hold ，因为它关系到芯片的Hold Margin time(min)是否可以满足芯片的Hold的时间要求，也就影响了数据的正确的输出的问题。 我相信大家走线时，更加想知道我到底能限定多大的走线长度的误差值！

小弟在此献丑了，如果有何错误，请大家拍砖了！如果有什么不明白的地方请指出来！

自己先做会沙发，哈哈！

能不能给个经验值,我了解一般50MHZ以下不要求等长,那50-100MHZ,一般等长公差是多少?那100-150MHZ,一般等长公差是多少?那150-200MHZ,一般等长公差是多少?.........

楼上的兄弟,你问的问题有点太大了,有很多因素是需要考虑的,不是你走多长,信号就一定好的！我说的这个公式是用来算时间保持与建立的最短时间量的,用来满足芯片的工作要求.

加上芯片的制造工艺的不同,差别就更大了！

给个例子吧！

太复杂！