PXA255+SDRAM问题总结

小弟对于RAM时钟线和数据线以及地址线的长度匹配认识是这样的，请指正：

首先对于255，地址线时序周期包含于数据时序周期，固对于RAM的数据线和地址线之间没必要等长，而只需要数据线与数据线等长，地址线与地址线等长。

再次对于时钟线，RAM采用的是三星的133M，查手册SETUP TIME 1 nS，固推出时钟线只要和数据线延迟差别在1nS之内均可，可是1nS未必太大了~

但有很多高人分析说时钟线要越短越好，不是很明白。应该是和数据线越等长或者等周期越好吧?

请赐教~

COMMON CLOCK时序的时钟线长度与地址、数据的长度无关。

只要控制所有芯片的输入时钟相位相同就行，各时钟线长度推荐保持等长（除非要做读写时序补偿）或是长度差的延迟为时钟周期的整数倍。

地址和数据有绝对长度的要求（即有最大和最小长度的约束），地址和数据从一端传输到另一端的传输延迟要控制在一个时钟周期以内。

对于输出保持时间比较小的芯片其数据、地址的走线长度不能太短；对于输出建立时间较大的芯片其地址和数据线不能很长。

数据和地址之间没有长度约束关系

谢谢eggapple精辟见解~期望高手再次赐教

yujyuyu

eggapple:

更进一步问个问题：

对于输出保持时间比较小的芯片其数据、地址的走线长度不能太短；对于输出建立时间较大的芯片其地址和数据线不能很长。

对于Thold的时间长度是正对于什么相比?

是与地址线或数据线上的建立时间相比还是信号的飞行时间?

说得不错 ， 受益匪浅！

顶........