急！斑竹：请问等长走线相关有没有规范？公式？具体问题如下

我的板子是cpu  600多兆，内存133的，请问如何做等长处理?

（CPU的信号的上升下降时间为1-3ns；我现在的布线情况cpu和内存之间所有信号是最短的1100mil，最长的2500mil；时间差大概0.25ns，有没有问题?）

请问等长设计相关的，我看了一下本论坛其它的帖子，有人说数据线要严格等长、其它信号要等长在一定范围内，

那么严格等长也不是绝对等长吧，不能1mil都不差吧，那具体范围是多少?

其它信号要在一定范围内，范围是多少?具体数据根据什么如何计算?

数据信号和其它信号不要放到一起做等长么?他们之间应该有一定的长度关系吧?

请牛哥们给系统介绍一下吧！

谢谢！谢谢！谢谢！

前端总线和ddr部分都是源同步信号，需要每组8bit的信号线与strobe满足时序，但组与组之间并没有严格的时序关系，不需要等长控制。信号与strobe之间的skew将会影响建立时间和保持时间。具体数值需要你通过仿真计算。但按照经验应该将等长线控制在25mil左右。

感谢回复！我觉得不应该是所有频率的板子的等长都在25mil吧，应该和频率和上升下降时间有关，不知是否有理论上的计算方法

顶...

小编...

+/-100mil左右应该差不多

kankan

小编你的上升下降时间没有错?

我个人觉得最好是严格的等长，因为连接DDR的是一个处理器，不是FPGA，如果是FPGA的话，就可以自己来分析的。再者，133M的频率下，数据窗口已经很小了。
信号线和数据使能信号线需要等长的。
因为是双边沿的原因，数据线上一个周期传送2次数据。而地址线上，一个周期只传送一次数据。

这么低的频率怎么做也动啊，呵呵。主要是data lane要跟它自己本身的strobe等长。跟clock之间+/-250mils都没关系。

地址线和控制线一般比clock和data要长一些，200mils以内应该不成问题。

看看