做过主板或内存条大师请答：DDR时序如何控制？

看DDR Spec了解其时序要求

转换为layout走线要求，包括

1，Address总长要求，其与clock的比较within a num

2，CTL/CMD总长要求，其与clock的比较

3，DDR Clock总长要求以及其differential skew

4，Data总长要求，group(data , DQM,DQS)的skew，DQS (0:7)or DQS(0:15)与clock的比较

具体还包括series resistor¶llel resistor value要求以及placement等等，具体可以去看各ddr的spec，以及Design guide

1.

Address Bus 请先拉至中间再往上面，分配至BGA IC。

2.

CLK#0 , CLK0 ;

CLK#1 , CLK1 ;

CLK#2 , CLK2

为三对PAIR，除了本身等长外，与其它的线需有25Mil 的安距

手册没说明！

做内存的话，到JEDEC网站上下载DDR　SDRAM　DIMM设计规范。

做主板的话，到INTEL网站上下载支持DDR　SDRAM芯片组的设计指导。

請問 lovebirdke ，能否請你將完整的檔案路徑貼上呢?

我進入網站，不知該如何尋找我要的資料在哪?

先謝謝你了。

楼上的兄弟：

从JEDEC网站上下载东西是要注册信息的。

我有几个问题：

1。地址线是否应该采用星形布线，那么Vtt的终端电阻应该如何放置，可不可以放在星形的连接点处?

2。我希望尽量减少板面积，所以打算正反贴，我看内存条也是这样放的，可以吗?

3。如果我只是在主板上贴有四片DDRmemory，要求clock能达到150Mhz，请问在布线方面有什么具体的要求呢?

恳请各位DX指导，谢谢！

我也想知道,我来顶！

我更是想明白

我也頂頂

DDR内存怎么控制时序?

看DDR Spec了解其时序要求

转换为layout走线要求，包括

1，Address总长要求，其与clock的比较within a num

2，CTL/CMD总长要求，其与clock的比较

3，DDR Clock总长要求以及其differential skew

4，Data总长要求，group(data , DQM,DQS)的skew，DQS (0:7)or DQS(0:15)与clock的比较

具体还包括series resistor¶llel resistor value要求以及placement等等，具体可以去看各ddr的spec，以及Design guide

1.

Address Bus 请先拉至中间再往上面，分配至BGA IC。

2.

CLK#0 , CLK0 ;

CLK#1 , CLK1 ;

CLK#2 , CLK2

为三对PAIR，除了本身等长外，与其它的线需有25Mil 的安距

手册没说明！

做内存的话，到JEDEC网站上下载DDR　SDRAM　DIMM设计规范。

做主板的话，到INTEL网站上下载支持DDR　SDRAM芯片组的设计指导。

請問 lovebirdke ，能否請你將完整的檔案路徑貼上呢?

我進入網站，不知該如何尋找我要的資料在哪?

先謝謝你了。

楼上的兄弟：

从JEDEC网站上下载东西是要注册信息的。

我有几个问题：

1。地址线是否应该采用星形布线，那么Vtt的终端电阻应该如何放置，可不可以放在星形的连接点处?

2。我希望尽量减少板面积，所以打算正反贴，我看内存条也是这样放的，可以吗?

3。如果我只是在主板上贴有四片DDRmemory，要求clock能达到150Mhz，请问在布线方面有什么具体的要求呢?

恳请各位DX指导，谢谢！

我也想知道,我来顶！

我更是想明白

我也頂頂