新手请教：FPGA开发板中DDR芯片的匹配问题

大家好，小弟第一次接触DDR芯片的设计，由于不懂PCB的信号完整性仿真，所以只好来这里向大家求教，以得出一个普遍的方案，先谢谢大家了。^_^

我的设计如下：

1、FPGA采用altera公司的EP2S30，有专门用于驱动DDR的IO口，有较强的驱动能力；

2、DDR芯片采用2片micron公司的MT46V16M16BG-5B（16位）组成32位，也就是说数据线上是1:1驱动，而地址线上是1:2驱动；这样的地址走线该用什么样的拓扑结构?如果用T型结构，需要注意哪些问题?

3、FPGA和DDR芯片距离很近（走线最大长度不会操作2000mil）；

4、DDR 的Vref采用专用芯片提供；

5、希望能跑到DDR400，即200M的时钟频率；

请问大哥们，数据线和地址线（控制线）的匹配怎么做?需要源端串联匹配和终端并联匹配相结合吗?如果地址线和控制线做终端并联匹配，需要对两片DDR芯片分别做终端并联匹配吗?

时钟信号线的匹配又该怎么做，是否源端和终端都用串联匹配?差分时钟要驱动两个芯片又该如何设计?

对PCB制板的阻抗控制有什么要求?

不好意思啊，问的都是基础问题，还望大哥们不要生气，要是您有一些闲工夫，就指点一下小弟我吧，作为新人，一定会对您的热心帮助感激不尽并铭记在心的。

同时也欢迎与我一样是新手的兄弟们，大家一起来讨论，一起来学习，一起来进步，争取有一天，我们也能成为高手！

我的QQ：4559200

邮箱：wysrb@sohu.com

希望能与大家交流！

再次感谢！

 没人回答吗?

自己顶一下，呵呵，进来的都帮忙顶一下啊

新手入门太难了，需要老大们点拨一下

呵呵^_^