hyperlynx的IC modeling的设置与DDR的上升沿

      hyperlynx的IC Modeling的设置选项有slow-week,typical和fast-strong。

      我在用hyperlynx仿真FPGA和DDR（DDR1代）芯片的连接时，发现一个不理解的事情。当设置ic modeling为typical时，波形的上升沿

褪化的很厉害，波形在高电平和低电平几乎没有维持的时间。

     当如果设置ic modeling为fast-strongl时，波形则很完美。

     我不理解其中的原因。是什么原因导致波形的边沿这么差。怎么才能改变呢?而不是通过设置ic modeling为fast-strongl。

     我也猜想IBIS文件可能有问题，但是用同样的IBIS文件，在其他板子的仿真时就没有这种效果。

     谢谢您的回答，欢迎参与讨论！

       原因找到了，是因为FPGA的输出电阻太大的缘故。

      需要对IBIS文件作出修改。同时用FPGA的DCI功能控制输出阻抗。